VHDLday5：注意事项

(1)在新建工程的时候，要输入的第三项就是entity的名称。因此，在后续设计文件的时候，entity的名称一定要与之一致。若想要在同一个工程文件内建立多个元件，可以新建.vhdl，然后在仿真时点击“Project”“Set as Top-Level Entity”

(2)在文件完成编译以后，要按这个按钮，就能自动完成波型仿真。建议仿真时候设置为“timing”而不是“functional”

(3)记得经常检查分号、end是否齐全。这个是很常见的错误

(4)想要实现rst，应该在进程开头rst<=‘1’;后面随便设置令’rst<=0;'的判断点即可

(5)VHDL里面不区分大小写，因此不同信号、变量之间不能够用同样的字母不同的大小写。