FPGA中用casez描述的数据选择器

最新推荐文章于 2024-06-28 08:35:06 发布

jk_101

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分类专栏： FPGA

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定义输入为a，b，c，d；片选信号为select；输出为out，则代码为：

module    mux_casez(out,a,b,c,d,select);

    input a,b,c,d;
    input [3:0] select;

    output    out;

    reg    out;

always @(select or a or b or c or d)
    begin
        casez(select)
            4'b???1:    out = a;
            4'b??1?:    out = b;
            4'b?1??:    out = c;
            4'b1???:    out = d;
        endcase
    end

endmodule