FPGA中case语句4选1数据选择器

定义输入为in0，in1，in2，in3；片选信号sel；输出为out；则4选1数据选择器代码为：

module    mux4_1(out,in0,in1,in2,in3,sel);

    input    in0,in1,in2,in3;
    input    [1:0] sel;

    output    out;
    reg        out;

always    @(in0 or in1 or in2 or in3 or sel)   //敏感信号
//或者写成always    @(*)形式
    begin
        case(sel)
            2'b00:    out = in0;
            2'b01:    out = in1;
            2'b10:    out = in2;
            2'b11:    out = in3;
            defaut:    out = 2'bx;
        endcase
    end

endmodule