含有无关项的序列检测

描述

        请编写一个序列检测模块，检测输入信号a是否满足011XXX110序列（长度为9位数据，前三位是011，后三位是110，中间三位不做要求），当信号满足该序列，给出指示信号match。

        程序的接口信号图如下：

        程序的功能时序图如下：

        请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能。 要求代码简洁，功能完整。

输入描述：

        clk：系统时钟信号

        rst_n：异步复位信号，低电平有效

        a：单比特信号，待检测的数据

输出描述：

        match：当输入信号a满足目标序列，该信号为1，其余时刻该信号为0

解题分析

        题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值，题目要求检测前三位和后三位，不要求检测中间三位，如果把如果把