verilog语言的八路选择器

`timescale 1ns / 1ps

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module mux8_to_1(out,i1,i2,i3,i4,i5,i6,i7,i8,s0,s1,s2);

  input[3:0]i1,i2,i3,i4,i5,i6,i7,i8;

  input s0,s1,s2;

  output out;

  reg[3:0] out;

  always @(i1 or i2 or i3 or i4 ori5 or i6 or i7 or i8 or s0 or s1 or s2)

    begin

     case({s2,s1,s0})

     3'b000: out=i1;

     3'b001: out=i2;

     3'b010: out=i3;

     3'b011: out=i4;

     3'b100: out=i5;

     3'b101: out=i6;

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