XDC 引脚约束

钟山翼

已于 2024-06-06 17:20:56 修改

阅读量234

点赞数 2

分类专栏： vivado时序约束文章标签： fpga开发

于 2024-06-06 17:19:35 首次发布

本文链接：https://blog.csdn.net/lengtian90/article/details/139474580

版权

vivado时序约束专栏收录该内容

2 篇文章 0 订阅

订阅专栏

################################################
#   配置信息 - K7
################################################
# 配置参数
set_property    CFGBVS                          VCCO    [current_design]
# 配置电压
set_property    CONFIG_VOLTAGE                  3.3     [current_design]
# 压缩 BIT 文件
set_property    BITSTREAM.GENERAL.COMPRESS      true    [current_design]
# FLASH 配置速度，仅支持纯 FPGA，不支持 ZYNQ 
set_property    BITSTREAM.CONFIG.CONFIGRATE     50      [current_design]
# FLASH 配置位宽，仅支持纯 FPGA，不支持 ZYNQ 
set_property    BITSTREAM.CONFIG.SPI_BUSWIDTH   4       [current_design]
# FLASH 时钟加载沿，仅支持纯 FPGA，不支持 ZYNQ 
set_property    BITSTREAM.CONFIG.SPI_FALL_EDGE  Yes     [current_design]

create_clock -period 20.000 -name sys_clk [get_ports sys_clk]
create_clock -period 8.000 -name eth_rxc [get_ports eth_rxc]

set_property -dict {PACKAGE_PIN D19 IOSTANDARD LVCMOS33} [get_ports eth_rx_ctl]
set_property -dict {PACKAGE_PIN F19 IOSTANDARD LVCMOS33} [get_ports {eth_rxd[0]}]

set_false_path -to [get_cells -hierarchical -filter {NAME =~ *zhm_sync_reg[0]}]

set_property C_CLK_INPUT_FREQ_HZ 300000000 [get_debug_cores dbg_hub]
set_property C_ENABLE_CLK_DIVIDER false [get_debug_cores dbg_hub]
set_property C_USER_SCAN_CHAIN 1 [get_debug_cores dbg_hub]
connect_debug_port dbg_hub/clk [get_nets sys_aclk]