VerilogHDL之跨时钟域知识点总结

跨时钟域知识点总结

1.亚稳态

产生原因：1.在数据跳变期间采样；2…建立或保持时间不满足，跨时钟域的信号和同步时钟之间的关系不能确定，违反时序约束，输出状态介于0-1两个有效状态之间；
危害：毛刺，振荡，逻辑混乱，复位失败；一般情况下，亚稳态产生不可预知的数据，也可能导致系统崩溃，影响系统后续的逻辑判断和程序整体运行走向，从而影响系统稳定性；
发生场合：跨时钟域信号传输；复位电路；异步系统

方法：1.跨时钟域传输采用两级D触发器同步,采用握手协议交互等；
2.复位电路采用异步复位，同步释放方式处理；
3.异步信号采集采用FIFO对跨时钟数据进行缓冲设计；
4.采用反应更快的同触发器，引入同步机制避免亚稳态。

2.建立时间、保持时间
建立时间Tsetup：时钟有效边沿之前，数据有效且保持稳定不变的最小时间，以方便数据能被时钟正确的采样；
保持时间Thold：时钟有效边沿之后，数据有效且保持稳定不变的最小时间，以方便数据能被电路正确的传输；
最长传播延时时间Tmax-q：当触发器满足建立和保持时间条件，数据从输入D到输出Q最长传播延迟时间；该时间可以理解为触发器输出的响应时间，也可理解为触发器的输出延时。
明：Tsu和Th由器件本身性能决定，时间当然是越短越好，通过设计手段是不能改变的

建立时间、保持时间与传播时间时序关系图

第一级触发器采样，Q输出到组合逻辑，并运算，然后送到第二级触发器中，采样、输出 。下图中组合逻辑延时时钟Tmax-c：组合逻辑电路最坏条件（最大）传播延迟时间；组合逻辑延时时钟Tmin-c：组合逻辑电路最坏条件（最小）传播延迟时间；

举例：时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问;触发器D2的建立时间T3与保持时间T4应该满足什么条件？
定义建立时间容限：相当于保护时间，要求建立时间容限大于等于0；保持时间容限：保持时间容限也要大于等于0；

建立时间满足条件：时钟到来之前数据提前准备好。数据达到时间小于数据要求时间。
某一时钟周期（T），从D1输出开始（Tmax-q），经过组合逻辑（Tmax-c）延时，到D2时输入端的数据就应该准备好（Tsetup和建立时间容限），这样才可以实现正确组合逻辑运算和采样输出。
建立时间容限=T-Tmax-q-Tmax-c-Tsetup≥0；得到触发器D2的Tsetup≤T-Tmax-q-Tmax-c，
由于题目没考虑Tmax-q，所以Tsetup≤T-Tmax-c，即Tmax-c≤T-Tsetup；

保持时间满足条件：时钟到来之后，数据还要稳定一段时间。在D2输入还在保持时间的时候，D1输出已经通过组合逻辑到达D2输入端的话，将会破坏D2本来应该保持的数据
保持时间容限=Tmin-q-+Tmin-c-Thold≥0；Thold≤Tmin-q-+Tmin-c；这里Tmin-q=0；所以Thold≤Tmin-c；
综上，组合逻辑延迟时间满足：Thold≤Tcomp≤T-Tsetup；