vivado实验

最新推荐文章于 2024-07-15 20:03:07 发布

liuxuedianna

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分类专栏： vivado 笔记

本文链接：https://blog.csdn.net/liuxuedianna/article/details/106482661

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该博客详细介绍了Zynq FPGA设计流程，结合实验步骤解析了生成的不同文件及其作用。重点讨论了verilog源代码中的tl_led_flash模块，分析了定时器设置和STARTUPE2原语的使用。STARTUPE2原语在远程固件更新中的作用也被提及，同时讨论了如何在FPGA设计中处理外部flash存储和时钟控制问题。此外，博客还涉及了约束文件的生成、报告文件的解读以及编译后原理图和布局布线版图的分析。

摘要由CSDN通过智能技术生成

思考题：
（1）总结Zynq FPGA设计流程，将实验步骤与软件设计流程对照分析，
分析每一步生成了什么文件，各有什么作用；
（2）分析本实验中用到的verilog源代码，特别对使用到的原语进行分
析说明；

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// (c) Copyright 2013 Tronlong, Inc. All rights reserved.
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`timescale 1ns / 1ps

module tl_led_flash(
  output  reg  [1:0]  led      // led gpio output
);

// Delay lenght: 32_500_000, 500ms, by used 65MHz cfgmclk
parameter	DELAY_LEN = 26'd3249_9999;

reg	[26:0]	delay_cnt;

wire		cfgmclk;
wire		eos_n;

STARTUPE2 #()
STARTUPE2_inst (
	.CFGMCLK(cfgmclk),     // 1-bit output: Configuration internal oscillator clock output 65MHz.
	.EOS(eos_n)            // 1-bit output: Active high output signal indicating the End Of Startup.
);

// Led flash with delay counter by cfgmclk
always@(posedge cfgmclk or negedge eos_n)
	if(!eos_n)
		begin
			delay_cnt <= 26'd0;	// reset delay_cnt
			led