SystemVerilog学习笔记5 ---《SV Schedule》

llxxyy507

已于 2022-02-27 15:03:15 修改

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分类专栏： SystemVerilog 文章标签： Systemverilog SV schedule verilog调度 sv 调度 sv program作用

于 2022-02-27 14:59:09 首次发布

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1. 为什么要了解SV Schedule

verilog是一个硬件描述语言，而硬件在现实中都是并行执行的，所以verilog描述的组合电路和时序电路都是并行执行的。
而仿真器作为运行在CPU上的软件，只是按照SV LRM的仿真调度算法，开始仿真后，将仿真时间串行的一步步的向前推进。
因此，实际DUT中同时发生的动作由模拟器建模为一组有序动作，依次执行。如果不能很好地撰写RTL代码和TestBench，那么仿真可能得到不匹配的结果：即DUT为正确，但是仿真却报告错误；或者DUT为错误，但是仿真却报告正确。
依照已经非常成熟的Coding规则，可以避免90%~100%由Verilog RTL设计引起的问问题。此外，还需要了解Verilog / SystemVerilog Schedule才能更好地理解规则。

wire mynet ;
assign (strong1, pull0) mynet = enable;

assign {carry_out, sum_out} = ina + inb + carry_in;

assign data = (s == 0) ? bus0 : Zee,

下面为一个用verilog写的RTL和Testbench
DUT中，a和b应该时延后一拍的关系，但是仿真出来，a和b波形居然一致。
问题在于DUT和Testbench之间的race，在第一个clk上升沿，a在Test中被赋值为1，DUT中计算NBA的RHS（Right-Hand-Side），a为1。随后在NBA region，DUT中Update LHS，此时b被更新为1。故波形就如上图所示。

为了避免该问题，可以在Test中加入#0延时
此仿真图得到DUT中a和b有一拍延时关系，符合设计预期。
因为在第一个clk上升沿的时候，执行DUT中的RHS时，a还是初始值0，然后到了Inactive region，执行了Test中的 #0，此时Test中的a被赋值为1，然后在NBA region，更新DUT中b的值，b被更新为0，故复位上图波形。

上面已经了解到单纯用Verilog很容易引起DUT和Test之间的race，故引入了SV。SystemVerilog中引入了Program，从而将module和Program的调度分开，达到减少race的目的。
IEEE Std 1800-2005的更新将 SystemVerilog 的timeslot分为17个有序区域、9个有序区域用于执行 SystemVerilog 语句和8个有序区域用于执行 PLI （Programming language interface）代码。
暂时不考虑PLI，删除PLI后的SystemVerilog的时间区域划分如下：
大致可以分为4个region：Preponed，Active（Active、Inactive、NBA），Observed，Reactive（Reactive、Re-Inactive、Re-NBA）
Preponed region ：
1. 断言的信号采样（只是采样，并没有执行）
Active region ：
1. 兼容Verilog调度（for module）
Observed region：
1. 执行断言的计算
2. 断言可能还会引起块的计算，会调回到active（module中的断言）或reactive（program中的断言）中去，这也就是图中Observed下个可以往其他区域流转的原因。
ReActive region ：
1. 类似Verilog中的调度，只不过是对于Program。（for program）
Postponed ：
1. $monitor
2. $strobe

CummingsSNUG2006Boston_SystemVerilog_Events.pdf
IEEE Standard for SystemVerilog (Revision of IEEE Std 1800-2012)

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