如何解决Verilog目前不支持数组型端口定义！

由于Verilog目前不支持数组型端口定义，导致编写FPGA模块时可扩展性下降，google后找到如下方法，可以稍微缓解一些。

`define PACK_ARRAY(PK_WIDTH,PK_LEN,PK_SRC,PK_DEST)    genvar pk_idx; generate for (pk_idx=0; pk_idx<(PK_LEN); pk_idx=pk_idx+1) begin; assign PK_DEST[((PK_WIDTH)*pk_idx+((PK_WIDTH)-1)):((PK_WIDTH)*pk_idx)] = PK_SRC[pk_idx][((PK_WIDTH)-1):0]; end; endgenerate

`define UNPACK_ARRAY(PK_WIDTH,PK_LEN,PK_DEST,PK_SRC)  genvar unpk_idx; generate for (unpk_idx=0; unpk_idx<(PK_LEN); unpk_idx=unpk_idx+1) begin; assign PK_DEST[unpk_idx][((PK_WIDTH)-1):0] = PK_SRC[((PK_WIDTH)*unpk_idx+(PK_WIDTH-1)):((PK_WIDTH)*unpk_idx)]; end; endgenerate

module example (

    input  [63:0] pack_4_16_in,

    output [31:0] pack_16_2_out

    );

wire [3:0] in [0:15];

`UNPACK_ARRAY(4,16,in,pack_4_16_in)

wire [15:0] out [0:1];

`PACK_ARRAY(16,2,in,pack_16_2_out)

// useful code goes here

endmodule // example

verilog2001中有generate这个语法，近日有用到，简单归纳如下：

语法：

1。genvar后面的for，变量必须是genvar变量；generate+if，不如`ifdef `else `endif；

2。for里必须有begin，哪怕只有一句；

3。begin必须有名称，原因见4；

4。这里例化的模块名称是inst[j].unit；

5。generate语句可以看作是标准化为块的综合指令。

应用实例：

generate可以用for,case,if。其中，generate实例化多个器件很简洁。

案例

generate

  genvar j ;

  for(j=0;j<=INST_NUM;j=j+1)

  begin : inst

      dff #(PARAMETER) unit(

                                        .clk(clk),

                                        .ena(ena),

                                        .in(in),

                                        .out(out)

                                        ) ;

 end

endgenerate

 

generate还可以进行多个assign赋值！

案例

module anytest_v(
    input clk,
    input[7:0] datain,
    output[7:0] dataout,
    output finish
    );

wire[7:0] mem[31:0];
wire[32*8-1:0] xxx;
//reg[7:0] i;
generate
      genvar i;
      for(i=0;i<=31;i=i+1) 
      begin :wiertech
            assign mem[i]= 8'b0; 
      end
endgenerate
endmodule