关于Vivado综合后中间信号被优化解决方法

1. 在verilog编写中，有时候会遇到在vivado中综合后时序仿真一些中间信号被优化，就会乱码或者信号表现不正常。
   解决方法：在RTL中，相关信号在定义前加入源语**(dont_touch = “true” )
   可以直接在vivado界面找到，粘贴复制即可。添加上相关源语后的信号就不会被综合工具优化，时序仿真就会表现正常。
   
2. 当使用ila ip核进行相关信号板机抓取时，ila中例化的部分信号可能被优化。
   解决方法：相关信号前加上源语 ( keep=“true” )
   也可以直接在vivado源语界面搜索。