基于FPGA的统计二进制中1的个数以及减法器设计Verilog代码Quartus仿真

hudezaiwu

于 2024-02-01 16:14:38 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/xiakunpei123/article/details/135976729

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本文介绍了如何使用Verilog语言在FPGA上设计一个统计6位二进制数中1的个数的电路模块，并展示了如何编写和测试一个四位二进制数相减的程序。内容包括RTL代码实现、Testbench测试、波形截图和电路视图。

摘要由CSDN通过智能技术生成

名称：基于FPGA的统计二进制中1的个数以及减法器设计Verilog代码Quartus仿真（文末获取）

软件：Quartus

语言：Verilog

代码功能：

用循环语句分别设计一个逻辑电路模块,用以统计一6位二进制数中含1的数量

(1)将RTL代码复制黏贴到下面;

(2)将 testbench仿真测试代码复制黏贴在下方;

(3)截图波形,波形能够清晰反映所有变量的变化情况;

(4)截图RTL视图;

编写两个四位二进制数相减的 verilog程序并测试仿真。

(1)将RTL代码复制黏贴到下面;

(2)将 testbench仿真测试代码复制黏贴在下方;

(3)截图波形,波形能够清晰反映所有变量的变化情况;

(4)截图RTL视图;

1. RTL代码

2. Testebnch代码

3. 波形截图

为便于观察，可以设置为十进制显示

4. RTL视图

部分代码展示:

//for 循环统计6位2进制中1的数量
module for_1(
input [5:0] data,//6位2进制数据
output [2:0] number//1的个数
);
reg [3:0] i;
reg [2:0] cnt;
always@(data)begin
cnt=3'd0;
for(i =0 ; i <6 ; i= i+1)//循环6次
if(data[i])//从低0位开始判断
cnt=cnt+1;//若该位为1，则计数器加1
else
cnt=cnt;//否则计数器不变
end
assign number=cnt;//将计数器输出就是1的个数
endmodule