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AXI4接口仿真
文章平均质量分 79
小灰灰的FPGA
从事FPGA开发设计,图像处理爱好者,芯片驱动控制爱好者,数据处理算法爱好者,通信行业工作者
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AXI协议之AXILite开发设计(结束篇)
至此AXI4Lite系列完结,本工程只是简单的使用AXI4lite,但已经具备工程应用思想,完全可以移植至项目中,只需要对wb的主机控制和自定义从机的寄存器内容即可。,关注可获取相关源码,定期更新有关FPGA的项目以及开源项目源码,包括但不限于各类检测芯片驱动、低速接口驱动、高速接口驱动、数据信号处理、图像处理以及AXI总线等。1、通过wb转换axilite接口,便于操作使用,不同控制axilite的各个通道;2、对宏定义的Slaver0/Slaver1的自定义寄存器进行操作,从而实现寄存器的读写控制。原创 2023-08-01 17:28:11 · 172 阅读 · 0 评论 -
AXI协议之AXILite开发设计(四)—Block Design使用
(10)先右键assign后,按系统要求,slaver0寄存器地址范围为0x00000000—0x0000FFFF,内部寄存器使用必须在此范围;(5)双击AXI interconnect,修改slaver和master num个数,适配工程应用场景,本文用例采用1Master-2Slaver应用,因为对应互联模块应该设置为1Slave和2Master,才能适配成功。(11)设置成功后,如图所示,代码开发中需保证各个Slaver用户使用的寄存器在此范围配置内,否则无法响应。(3)点击“+”,add ip。原创 2023-07-30 00:12:07 · 1428 阅读 · 0 评论 -
AXI协议之AXILite开发设计(三)
本章内容介绍工程中使用的AXI Crossbar ip以及Block Design中可使用的AXI interconnect组件,通过搭建工程使用。AXI Crossbar IP生成,尤其是基地址仲裁选择,需要注意适配项目的应用场景,本文采用1Master2Slaver应用场景,工程2个Slaver对应至AXI Crossbar IP的两个Master互联,即2个Master。工程1个Master对应至AXI Crossbar IP的slaver互联,即1个Slaver。②各类型器件的AXI性能。原创 2023-07-28 11:17:33 · 653 阅读 · 2 评论 -
AXI协议之AXILite开发设计(二)
(byte_index*8) +: 8],byte_index = 0/1/2/3,对应[0:7],[8:15],[16:23],[24:31],对应32位数据。axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB],即axi_awaddr[3:2],写通道地址的高两位。在写地址通道有效、写地址通道准备信号ok以及写数据通道有效、写数据通道准备信号ok时,寄存器写使能slv_reg_wren才有效。写数据操作时候,使用三个通道,即写地址、写数据、写响应通道。原创 2023-07-27 19:36:46 · 259 阅读 · 0 评论 -
AXI协议之AXILite开发设计(一)
本设计主要介绍AXILite的设计开发,通过一个主机Master读写控制两个从机Slaver(通过基地址进行寄存器地址偏移),从而实现外设寄存器的控制。包括:IP的生成、各通道的信号讲解,以及基地址的使用。原创 2023-07-26 14:38:12 · 563 阅读 · 0 评论 -
AXI_Lite_slave代码及仿真分析
1、 AXI接口的关键信号,仅从代码顶层中所涉及的信号分析,重点关注各通道的ready和valid信号1.1、S_AXI_ACLK & S_AXI_ARESETN1.2、写地址通道 S_AXI_AWADDR & S_AXI_AWPROT & S_AXI_AWVALID & S_AXI_AWREADY1.2.1、写地址通道准备信号axi_awready从代码和仿真结果分析,S_AXI_AWVALID与S_AXI_AWVALID、S_AXI_WVALID、S_AXI原创 2022-04-15 16:30:30 · 1999 阅读 · 2 评论