FPGA逻辑笔试题（七）

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31、在FPGA设计中，如果时钟信号没有走全局时钟网络，会有什么影响？( A B C )
A 时钟的SKEW会显著增大
B 减少功耗
C 会影响时序
D 驱动能力增强
解析： 全局时钟网络是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。FPGA中的全局时钟网络资源，贯穿整个器件，为各个Bank中的各个资源类型(IO、LE/ALM、乘法器、M9K等)提供服务。走全局时钟网络的信号具有低偏斜(Skew)、低抖动(Jitter)以及高扇出(Fan-out)的特点。适合使用全局时钟网络的控制信号有：时钟、复位、内部逻辑产生的锁存信号、使能信号等，即具有高扇出(Fan-out)、低延时(Delay)要求的信号。
32、采用可编程逻辑器件有哪些优点？ A B D E
A 系统的器件使用数量大大减少
B 开发周期短
C 可以减小产品体积，降低电源功耗
D 设计灵活，易于修改升级
E 可以借助设计工具自动进行设计
解析：FPGA的可配置管脚数量较多，可以解决IO使用较多的情况，减少系统的器件使用数量。FPGA相对于ASIC的开发周期短，而且非常灵活，易于修改升级，用于更新较快的产品领域。FPGA的功耗往往要比实现同样功能的ASIC器件高，是因为FPGA内部结构是固定的，使用时并不能保证所有资源被完全使用，还有冗余逻辑消耗。FPGA设计可以借助厂商提供的EDA工具在很大程度上实现自动设计，编译、综合、布局布线等，ASIC的设计需要多人合作，添加各种约束，自动化程度相对较低。
33、关于同步逻辑和异步逻辑，说法正确的是( C D )
A 同步逻辑是指整个逻辑电路均在同一个时钟下工作，只有在时钟有效时逻辑的变化才会有效
B 同步逻辑优于异步逻辑
C 异步逻辑指逻辑电路中可能存在多个时钟信号，或者不存在时钟信号，电路中一个逻辑的变化就可能引起整个电路逻辑的变化
D 高速对外接口推荐使用同步逻辑
解析：同步逻辑是指时钟之间有固定的因果关系逻辑；异步逻辑是指时钟之间没有固定的因果关系逻辑。
同步电路是由同步逻辑构成的电路，存储电路中所有触发器的时钟输入端都接同一时钟脉冲源，只有当时钟脉冲到来时，电路的状态才改变；异步电路是由异步逻辑构成的电路，电路中没有统一的时钟，有些触发器的时钟输入端与时钟脉冲端相连，这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
高速对外接口推荐使用同步逻辑，也有使用异步逻辑的情况，Serdes的高速接口，把时钟和数据编码在一起再进行数据的传输，属于异步传输。
34、下列哪些属于FPGA的板级在线调试工具 A B C D
A ISE ChipScope B SignalTap C Vivado ILA D Reveal Logic Analyzer
解析：FPGA在线分析逻辑仪，在设计中插入逻辑分析仪，利用JTAG边缘数据扫描和开发工具完成数据的交互，其原理相当于在FPGA中开辟一个存储器，存储器的大小决定了可以查看数据的深度大小，不得超过FPGA的逻辑资源。 在 FPGA 内部，根据设置的采样时钟和需要查看的信号节点对数据进行采样，并放置到设定的存储空间里，存储空间内容随时间更新。然后通过判断触发点来检查采集数据，一旦满足触发条件，这个时候会停止扫描，然后将触发点前后的一些数据返回给 PC 端的测试工具进行波形显示，供开发者进行调试。
Intel（Altera）公司的Quartus开发工具提供的嵌入式逻辑分析仪叫SignalTap；
AMD（Xilinx）公司的ISE开发工具提供的嵌入式逻辑分析仪叫ChipScopes；
AMD(Xilinx)公司的Vivado开发工具提供的嵌入式逻辑分析仪叫ILA；
Lattice公司的Diamond开发工具提供的嵌入式逻辑分析仪叫Reveal Logic Analyzer；
Microsemi（Actel）公司的Libero开发工具提供的嵌入式逻辑分析仪叫Identify。
35、对于FPGA管脚输入信号的建立时间(Tsu)保持时间(Th)约束，以下说法正确的 A B C
A 所有同步输入信号都有进行Tsu和Th约束
B 约束的建立时间小于实际测得的建立时间和保持时间，以保证一定的时序裕量容忍实际工作过程中存在的时序波动
C 具体的约束值需要参考逻辑器件输入管脚实际测得的时钟数据的相位关系来确定
D 建立时间和保持时间无需约束
解析：FPGA的IO时序约束，输入端口约束采用set_input_delay,对-max建立时间和-min保持时间均要约束。采用过约束的方式，确保时序裕量。通常要根据逻辑器件的手册参数来约束。