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Xilinx DDR3 MIG系列
文章平均质量分 83
DDR3控制器的学习路线,首先初步了解内存的基本概念以及原理,其次结合xilinx的EDA软件vivado进行实际项目开发,每个项目中包括ip例化,代码开发,仿真模型搭建及验证,以及上板验证,最后确保学习者可以通过一系列的实操项目,对项目中涉及到DDR3的功能开发,做到游刃有余。
小灰灰的FPGA
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Xilinx DDR3 MIG系列——DDR3控制器项目开发及目录
文章结尾包含此专栏文章详细目录。该专栏包括:MIG的硬件设计讲解,IP底层代码讲解(lut和时钟资源占用,初始化,写入均衡,ZQ校准),app接口和AXIfull接口代码讲解,仿真环境搭建以及讲解,各种DMA示例教程等。原创 2023-11-04 19:17:55 · 467 阅读 · 0 评论 -
Xilinx DDR3 MIG系列——ddr3控制器的时钟架构
对于移植别人工程时,需要留意这一点,用两种方式,第一种可以与硬件确认提供的时钟,但是一般这种都是fpga开发者在顶层通过PLL生成的200m时钟 ,另一种方式可以通过旧工程的MIG IP的xdc约束文件去确认下。sync_pulse的时钟频率是mem_refclk的1/16,仿真图结果观察下,确实如此,总周期为1250ps+18750ps=20ns,占空比为1250ps/20000ps=1/16。根据ug586_7Series_MIS,我们可以了解下大体上所有的时钟架构,手册提供了具体的时钟设计方式。原创 2023-11-12 02:10:39 · 1854 阅读 · 0 评论 -
Xilinx DDR3 MIG系列——Xiinx DDR3官方手册ds176_7series_MIS
在vivado中查看某个模块,或者ip所占用的资源,必须run implementation完成,将网表映射到FPGA的物理资源上,通俗点讲,EDA工具将对应器件和线路布置完成,place和route完成。可通过ip界面配置,用于优化时钟buffer。通常对于大项目来说,LUTs的评估一般都心里有数,很容易做到,但是时钟资源的评估很容易忽略,一般高速ip核内部都会占用时钟资源,因此尤其需要注意时钟资源。对于时钟资源的使用,bufg使用3个,MMCE使用了1个,Pll使用1个,bufH使用1个。原创 2023-11-11 10:50:51 · 1374 阅读 · 0 评论 -
Xilinx DDR3 MIG系列——内存基本概念及原理
DDR3的相关操作主要包括上电(Power On)、复位(Reset procedrue)、初始化(Initialization)、ZQ对齐(ZQ calibration)、模式寄存器配置(MRS)、自刷新(SR)、刷新(Refreshing)、激活(Activing)、读(Reading)、写(Writing)、预充电(Precharging)及低功耗模式的操作等。刷新操作,有固定的操作周期,依次对所有行进行操作,以维护存储单元中的所有数据,其中行指的是所有Bank中地址相同的行。原创 2023-11-07 10:30:00 · 1476 阅读 · 0 评论