小灰灰的FPGA的博客

至此AXI4Lite系列完结，本工程只是简单的使用AXI4lite,但已经具备工程应用思想，完全可以移植至项目中，只需要对wb的主机控制和自定义从机的寄存器内容即可。,关注可获取相关源码，定期更新有关FPGA的项目以及开源项目源码，包括但不限于各类检测芯片驱动、低速接口驱动、高速接口驱动、数据信号处理、图像处理以及AXI总线等。1、通过wb转换axilite接口，便于操作使用，不同控制axilite的各个通道；2、对宏定义的Slaver0/Slaver1的自定义寄存器进行操作，从而实现寄存器的读写控制。

（10）先右键assign后，按系统要求，slaver0寄存器地址范围为0x00000000—0x0000FFFF，内部寄存器使用必须在此范围；（5）双击AXI interconnect,修改slaver和master num个数，适配工程应用场景，本文用例采用1Master-2Slaver应用，因为对应互联模块应该设置为1Slave和2Master，才能适配成功。（11）设置成功后，如图所示，代码开发中需保证各个Slaver用户使用的寄存器在此范围配置内，否则无法响应。（3）点击“+”，add ip。

本章内容介绍工程中使用的AXI Crossbar ip以及Block Design中可使用的AXI interconnect组件，通过搭建工程使用。AXI Crossbar IP生成，尤其是基地址仲裁选择，需要注意适配项目的应用场景，本文采用1Master2Slaver应用场景，工程2个Slaver对应至AXI Crossbar IP的两个Master互联，即2个Master。工程1个Master对应至AXI Crossbar IP的slaver互联，即1个Slaver。②各类型器件的AXI性能。

(byte_index*8) +: 8]，byte_index = 0/1/2/3，对应[0:7],[8:15],[16:23],[24:31],对应32位数据。axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB],即axi_awaddr[3:2]，写通道地址的高两位。在写地址通道有效、写地址通道准备信号ok以及写数据通道有效、写数据通道准备信号ok时，寄存器写使能slv_reg_wren才有效。写数据操作时候，使用三个通道，即写地址、写数据、写响应通道。

本设计主要介绍AXILite的设计开发，通过一个主机Master读写控制两个从机Slaver（通过基地址进行寄存器地址偏移），从而实现外设寄存器的控制。包括：IP的生成、各通道的信号讲解，以及基地址的使用。

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①本文介绍3x3算子模块和5x5算子模块中，矩阵转化成串行数据后，对其排序，并获取矩阵中值数据；②本例程中采用的FPGA设计技巧，可用于借鉴，一是采用for循环实现串行数据转化并行数据；二是采用两级for循环实现矩阵中数据的比较；③本文比较采用纯逻辑方式进行比较，一个时钟输出数据，并且提供了3x3和5x5的矩阵算子模板使用的逻辑资源，需斟酌考虑使用，也就是所谓的面积和速度之间的平衡选择

①本文采用支持3x3算子模块和5x5算子模块的生成，用于后一级别的算法输入②本例程中采用的FPGA设计技巧，可用于借鉴，一是generate if参数定义；二是调用xilinx和altera的sync fifo和async fifo原语实现不同平台同步fifo和异步fifo的功能，省去ip核的调用，简化代码移植

本文采用两种算法进行灰度处理，平均法和加权均值法；加权均值法采用了直接公式求解和查找表两种方式验证；同时FPGA设计中三个设计技巧，可用于工程项目借鉴，一是宏定义参数化设计；二是generate if参数定义；三是调用xilinx的rom原语实现ROM核，省去ip核的调用

基于Matlab与FPGA的混频sin信号的FFT验证，分别在Matlab和FPGA开发环境上实现相同的FFT功能设计。Matlab平台开发，使用自带的fft函数与相关操作函数，绘制出混频sin信号，经过fft功能处理后的频谱图。FGPA平台开发，通过dds ip核和乘法ip核，生成与Matlab相同配置的混频sin信号，借助于fft ip核实现fft的功能，对于输出的fft数据，寻找1024点中的四个峰值，并与Matlab的频谱图比对，从而确定FPGA开发验证的结果。