AXI协议之AXILite开发设计（一）

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本设计主要介绍AXILite的设计开发，通过一个主机Master读写控制两个从机Slaver（通过基地址进行寄存器地址偏移），从而实现外设寄存器的控制。包括：IP的生成、各通道的信号讲解，以及基地址的使用。
包括三种设计方案，一是基于XILINX的AXI Crossbar IP的工程；二是基于XILINX的AXI Interconnect互联的Block Desing的工程；三是基于开源代码AXI的工程。
本系列讲解完成后，会在微信公众号开放源码，可供学习参考。
工程源码获取地址：
https://download.csdn.net/download/m0_50111463/88526903?spm=1001.2014.3001.5501
设计框图如下：

通过宏定义实现自定义工程的切换，后面会展开描述此种开发技巧
基于XILINX的AXI IP的工程


基于XILINX的AXI Interconnect互联的Block Desing的工程


基于开源代码AXI的工程


一、AXI协议
AXI(Advanced eXtensible Interface)是一种总线协议，ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。地址、控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易进行时序收敛。
AXI是AMBA中一个新的高性能协议，满足超高性能和复杂的片上系统SOC设计的需求。其特点：①单向通道体系结构，信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的SOC系统时，减少延时。 ②支持多项数据交换，通过并行执行猝发操作，极大地提高了数据吞吐能力，可在短时间内完成任务，满足高性能要求的同时，又减少了功耗。③独立的地址和数据通道，地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提高到最高，并将延时降低到最低。
AXI协议支持三种类型的接口：
AXI4：高性能存储映射接口，主要面向高性能地址映射通信的需求，面向地址映射的接口，允许最大256轮的数据突发传输；
AXI4-Lite:简化版的AXI4接口，用于较少数据量的存储映射通信，是一个轻量级的地址映射单次传输接口；
AXI4-Stream：用于高速数据量传输，非存储映射接口，去掉地址项，允许无限制的数据突发传输规模。
存储映射：如果一个协议是存储映射的，那么主机所发出的会话（读或者写）都会标明一个地址。这个地址对应于系统存储空间中的一个地址，表明是针对该存储空间的读写操作。
AXI4协议支持突发传输，主要用于处理器访问存储器等需要指定地址的高速数据传输场景。AXI-Lite为外设提供单个数据传输，主要用于访问一些低速外设中的寄存器。AXI-Stream接口像FIFO一样，数据传输时不需要地址，在主从设备之间直接连续读写数据，主要用于视频、高速AD、PCIe、DMA接口等需要高速数据传输的场合
二、AXILite通道和代码描述
AXILite共有 5 个通道分别是 read address channel（读地址通道）、 write address channel （写地址通道）、 read data channel （读数据通道）、 write data channel（写数据通道）、 write response channel（写响应通道）。每一个 AXI 传输通道都是单方向的。
2.1 写地址通道
AXIlite是基于AXI协议的简化版AXI接口，只使用部分接口信号。

代码开发中实例如下：

2.2 写数据通道

代码开发中实例如下：

2.3 写响应通道

代码开发中实例如下：

2.4 读地址通道

代码开发中实例如下：

2.5 读数据通道

代码开发中实例如下：

2.5 握手信号
三种握手时序图



具体以工程中的仿真来理解各个通道的握手信号时序
①读数据操作时候，读地址和读数据通道的握手信号时序图

②写数据操作时候，写地址、写数据、写响应通道的握手信号时序图