AXI协议之AXILite开发设计（三）

已于 2023-11-23 15:13:08 修改
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分类专栏： FPGA工程项目 AXI4接口仿真 FPGA 文章标签： fpga开发
于 2023-07-28 11:17:33 首次发布
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三、xilinx的AXILite的ip组件生成及使用
本章内容介绍工程中使用的AXI Crossbar ip以及Block Design中可使用的AXI interconnect组件，通过搭建工程使用。
1、AXI Crossbar IP介绍使用及仿真
①手册知识
AXI Crossbar是一种可选择的互联模式，支持地址共享，多数据路径访问模式
在这里插入图片描述
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②各类型器件的AXI性能
各类信号的延迟，可通过工程仿真观察
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不同器件的AXI Crossbar可运行的频率要求
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③具体操作及仿真
AXI Crossbar IP生成，尤其是基地址仲裁选择，需要注意适配项目的应用场景，本文采用1Master2Slaver应用场景，
具体IP生成以及配置注意界面
工程1个Master对应至AXI Crossbar IP的slaver互联，即1个Slaver
工程2个Slaver对应至AXI Crossbar IP的两个Master互联，即2个Master
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slaver0寄存器地址范围为0x00000000—0x0000FFFF，内部寄存器使用必须在此范围
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slaver1寄存器地址范围为0x00010000—0x0001FFFF，内部寄存器使用必须在此范围
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仿真时序图
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小灰灰的FPGA
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