本文详细介绍了如何使用Verilog进行开关级建模，包括MOS开关、CMOS开关、双向开关、电源和地、阻抗开关以及延迟说明。通过具体的例子，如CMOS或非门、二选一多路选择器和CMOS锁存器，阐述了开关级元件的建模和使用。尽管现代设计中开关级建模不常见，但理解其原理对于深入学习FPGA开发仍然有价值。
基本概念
- 在少数情况下，可能会选择用晶体管作为设计的底层模块，即叶级模块（leaf-level）。Verilog语言具有对MOS晶体管级进行设计的能力。
- 由于电路复杂性的增加，及各种更加先进的CAD工具，开关级为基础的设计慢慢少了。
- Verilog HDL仅提供用逻辑值0，1，x，z和它们相关的驱动强度进行数字设计的能力（MOS管用于开关应用），无法用于模拟设计。
- 学习流程图
建模元件
- 最基本的电路模型元件
MOS开关
- 关键字：
nmos，pmos - nmos与pmos开关符号
- 调用实例
// 调用nmos和pmos开关
nmos n1(out, data, control);
pmos p1(out, data, control);
// 调用nmos和pmos开关，可以无实例名称
nmos (out, data, control);
pmos (out, data, control);
- 上例中，out的值由data和control控制，逻辑值如下
最低0.47元/天 解锁文章
579
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
