【HDLBits刷题笔记】Exams/ece241 2013 q7

最新推荐文章于 2022-10-13 12:08:35 发布

大祭司他哥

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文章标签： fpga开发

本文链接：https://blog.csdn.net/m0_50728139/article/details/127040696

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题目

在这里插入图片描述
正确代码

module top_module (
    input 				clk,
    input 				j,
    input 				k,
    output reg			Q
						); 
	always @(posedge clk) begin
		Q <= (Q&(~j)&(~k)) | ((~Q)&j&k) | (j&(~k));	//输出方程
	end
endmodule

错误代码

module top_module (
    input 				clk,
    input 				j,
    input 				k,
    output reg			Q
						); 
	wire				D;
	reg					q;
	assign		D = Q;			
	always @(posedge clk) begin
		q <= D;			
		Q <= (q&(~j)&(~k)) | ((~q)&j&k) | (j&(~k));	//输出方程
	end
endmodule

与前面不同的是：这里的D触发器写的很明显，最后反而弄巧成拙。原因是q存储的是上上次的Q，正确的应该是q存储上次的Q