题目:根据真值表完成电路。
方法一:case语句
module top_module (
input clk,
input j,
input k,
output Q);
wire Qold;
always@(posedge clk)
begin
case({j,k})
2'b00:Q<=Q;
2'b01:Q<=0;
2'b10:Q<=1;
2'b11:Q<=~Q;
default:Q<=0;
endcase
end
endmodule
方法二:条件三目运算符
module top_module (
input clk,
input j,
input k,
output Q);
always@(posedge clk)begin
Q = (j^k)?j:((j&k)?~Q:Q);//这个就是完全按照真值表写的逻辑;
end //嵌套使用了条件三目运算符
endmodule