基于FPGA的VGA协议实现

Uaena.&

已于 2022-07-06 11:20:53 修改

阅读量461

点赞数

分类专栏：嵌入式系统应用开发文章标签： fpga开发物联网

于 2022-06-11 22:01:22 首次发布

本文链接：https://blog.csdn.net/m0_52869979/article/details/124844963

版权

嵌入式系统应用开发专栏收录该内容

4 篇文章 3 订阅

订阅专栏

一、了解VGA协议

（一）概述

VGA（Video Graphics Array）视频图形阵列是IBM于1987年提出的一个使用模拟信号的电脑显示标准。VGA接口即电脑采用VGA标准输出数据的专用接口。VGA接口共有15针，分成3排，每排5个孔，显卡上应用最为广泛的接口类型，绝大多数显卡都带有此种接口。它传输红、绿、蓝模拟信号以及同步信号(水平和垂直信号)。VGA显示器具有成本低、结构简单、应用灵活的优点。

（二）接口

VGA 的驱动电路常用的有 2 种：
（1） R-2R 电阻模拟电路设计方案
在 1024x768@60hz 及以下的分辨率条件下稳定运行，多见于 16 位的 VGA 接口中，通常不需要 VGA_clk 和 VGA_blank 信号。
（2）专用视频转换 DAC 芯片实现 VGA电路方案
常见于 24 位的 VGA 接口中，通常需要 VGA_clk 和 VGA_blank 信号，有些还有 VGA_sync 信号，但该信号一般在电路上就接地了。

RGB信号在使用时的位宽有三种常见格式，与VGA解码芯片的配置有关。
1.RGB_8，R：G：B = 3：3：2，即RGB332
2.RGB_16，R：G：B = 5：6：5，即RGB565
3.RGB_24，R：G：B = 8：8：8，即RGB888

在这里插入图片描述
由电路图可以看到，VGA并没有特殊的外部芯片，我们需要关注的其实只有5个信号：HS行同步信号，VS场同步信号，R红基色，G绿基色，B蓝基色。

（三）扫描方式

VGA显示器扫描方式分为逐行扫描和隔行扫描：逐行扫描是扫描从屏幕左上角一点开始，从左像右逐点扫描，每扫描完一行,电子束回到屏幕的左边下一行的起始位置，在这期间，CRT对电子束进行消隐，每行结束时，用行同步信号进行同步；当扫描完所有的行，形成一帧，用场同步信号进行场同步，并使扫描回到屏幕左上方，同时进行场消隐,开始下一帧。隔行扫描是指电子束扫描时每隔一行扫一线，完成一屏后在返回来扫描剩下的线，隔行扫描的显示器闪烁的厉害，会让使用者的眼睛疲劳。因此我们一般都采用逐行扫描的方式。
在这里插入图片描述

（四）时序

在VGA视频传输标准中，视频图像被分解为红、绿、蓝三原色信号，经过数模转换之后，在行同步（HSYNC）和场同步（VSYNC）信号的同步下分别在三个独立通道传输。VGA在传输过程中的同步时序分为行时序和场时序。
在这里插入图片描述

从上面两幅图中我们可以看到 VGA 传输过程中的行同步时序和场同步时序非常类似，一行或一场（又称一帧）数据都分为四个部分：低电平同步脉冲、显示后沿、有效数据段以及显示前沿。
行同步信号 HSYNC 在一个行扫描周期中完成一行图像的显示，其中在 a 段维持一段时间的低电平用于数据同步，其余时间拉高；在有效数据期间（c 段），红绿蓝三原色数据通道上输出一行图像信号，其余时间数据无效。
与之类似，场同步信号在在一个场扫描周期中完成一帧图像的显示，不同的是行扫描周期的基本单位是像素点时钟，即完成一个像素点显示所需要的时间；而场扫描周期的基本单位是完成一行图像显示所需要的时间。
早期的 VGA 特指分辨率为 640X480 的显示模式，后来根据分辨率的不同，VGA 又分为 VGA（640x480）、SVGA（800x600）、XGA（1024x768）、SXGA（1280x1024）等。不同分辨率的 VGA 显示时序是类似的，仅存在参数上的差异。
需要注意的是，即便分辨率相同，刷新速率（每秒钟图像更新次数）不一样时，对应的 VGA 像素时钟及时序参数也存在差异。例如，显示模式 “ 640480@75 ” 刷新速率为 75hz，与相同分辨率下刷新速率为 60hz 的 “ 640480@60 ” 模式相比，像素时钟更快，其他时序参数也不尽相同。

二、实验过程

（一）Quartus 新建工程

点击【File】→【New Project Wizard…】
在这里插入图片描述
【Next】

选择工程保存路径，并填写工程名，然后点击【Next】

【Next】

【Family】选择Cyclone IV E，芯片选择EP4CE115F29C7，然后点击【Next】

【Next】

【Finish】

（二）新建 Verilog 文件

点击【File】→【New…】
在这里插入图片描述
选择【Verilog HDL File】，然后点击【OK】

写入以下代码

module VGA_test(
OSC_50,     //原CLK2_50时钟信号
VGA_CLK,    //VGA自时钟
VGA_HS,     //行同步信号
VGA_VS,     //场同步信号
VGA_BLANK,  //复合空白信号控制信号  当BLANK为低电平时模拟视频输出消隐电平，此时从R9~R0,G9~G0,B9~B0输入的所有数据被忽略
VGA_SYNC,   //符合同步控制信号      行时序和场时序都要产生同步脉冲
VGA_R,      //VGA绿色
VGA_B,      //VGA蓝色
VGA_G);     //VGA绿色
 input OSC_50;     //外部时钟信号CLK2_50
 output VGA_CLK,VGA_HS,VGA_VS,VGA_BLANK,VGA_SYNC;
 output [7:0] VGA_R,VGA_B,VGA_G;
 parameter H_FRONT = 16;     //行同步前沿信号周期长
 parameter H_SYNC = 96;      //行同步信号周期长
 parameter H_BACK = 48;      //行同步后沿信号周期长
 parameter H_ACT = 640;      //行显示周期长
 parameter H_BLANK = H_FRONT+H_SYNC+H_BACK;        //行空白信号总周期长
 parameter H_TOTAL = H_FRONT+H_SYNC+H_BACK+H_ACT;  //行总周期长耗时
 parameter V_FRONT = 11;     //场同步前沿信号周期长
 parameter V_SYNC = 2;       //场同步信号周期长
 parameter V_BACK = 31;      //场同步后沿信号周期长
 parameter V_ACT = 480;      //场显示周期长
 parameter V_BLANK = V_FRONT+V_SYNC+V_BACK;        //场空白信号总周期长
 parameter V_TOTAL = V_FRONT+V_SYNC+V_BACK+V_ACT;  //场总周期长耗时
 reg [10:0] H_Cont;        //行周期计数器
 reg [10:0] V_Cont;        //场周期计数器
 wire [7:0] VGA_R;         //VGA红色控制线
 wire [7:0] VGA_G;         //VGA绿色控制线
 wire [7:0] VGA_B;         //VGA蓝色控制线
 reg VGA_HS;
 reg VGA_VS;
 reg [10:0] X;             //当前行第几个像素点
 reg [10:0] Y;             //当前场第几行
 reg CLK_25;
 always@(posedge OSC_50)
    begin 
      CLK_25=~CLK_25;         //时钟
    end 
    assign VGA_SYNC = 1'b0;   //同步信号低电平
    assign VGA_BLANK = ~((H_Cont<H_BLANK)||(V_Cont<V_BLANK));  //当行计数器小于行空白总长或场计数器小于场空白总长时，空白信号低电平
    assign VGA_CLK = ~CLK_to_DAC;  //VGA时钟等于CLK_25取反
    assign CLK_to_DAC = CLK_25;
 always@(posedge CLK_to_DAC)
    begin
        if(H_Cont<H_TOTAL)           //如果行计数器小于行总时长
            H_Cont<=H_Cont+1'b1;      //行计数器+1
        else H_Cont<=0;              //否则行计数器清零
        if(H_Cont==H_FRONT-1)        //如果行计数器等于行前沿空白时间-1
            VGA_HS<=1'b0;             //行同步信号置0
        if(H_Cont==H_FRONT+H_SYNC-1) //如果行计数器等于行前沿+行同步-1
            VGA_HS<=1'b1;             //行同步信号置1
        if(H_Cont>=H_BLANK)          //如果行计数器大于等于行空白总时长
            X<=H_Cont-H_BLANK;        //X等于行计数器-行空白总时长   （X为当前行第几个像素点）
        else X<=0;                   //否则X为0
    end
 always@(posedge VGA_HS)
    begin
        if(V_Cont<V_TOTAL)           //如果场计数器小于行总时长
            V_Cont<=V_Cont+1'b1;      //场计数器+1
        else V_Cont<=0;              //否则场计数器清零
        if(V_Cont==V_FRONT-1)       //如果场计数器等于场前沿空白时间-1
            VGA_VS<=1'b0;             //场同步信号置0
        if(V_Cont==V_FRONT+V_SYNC-1) //如果场计数器等于行前沿+场同步-1
            VGA_VS<=1'b1;             //场同步信号置1
        if(V_Cont>=V_BLANK)          //如果场计数器大于等于场空白总时长
            Y<=V_Cont-V_BLANK;        //Y等于场计数器-场空白总时长    （Y为当前场第几行）  
        else Y<=0;                   //否则Y为0
    end
    reg valid_yr;
 always@(posedge CLK_to_DAC)
    if(V_Cont == 10'd32)         //场计数器=32时
        valid_yr<=1'b1;           //行输入激活
    else if(V_Cont==10'd512)     //场计数器=512时
        valid_yr<=1'b0;           //行输入冻结
    wire valid_y=valid_yr;       //连线   
    reg valid_r;            
 always@(posedge CLK_to_DAC)   
    if((H_Cont == 10'd32)&&valid_y)     //行计数器=32时
        valid_r<=1'b1;                   //像素输入激活
    else if((H_Cont==10'd512)&&valid_y) //行计数器=512时 
        valid_r<=1'b0;                   //像素输入冻结
    wire valid = valid_r;               //连线
    wire[10:0] x_dis;     //像素显示控制信号
    wire[10:0] y_dis;     //行显示控制信号
    assign x_dis=X;       //连线X
    assign y_dis=Y;       //连线Y
        parameter  //点阵字模：每一行char_lineXX是显示的一行，共272列
    char_line00=272'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF,  //第1行
    char_line01=272'h00000000000000000000000000000000000000000000000000000000000000000000,  //第2行
    char_line02=272'h00400C0000000000000000000000000000C008000000000000000000000000000000,  //第3行
    char_line03=272'h00700E0000000180000000000000000000E00C0000000000000000800180000000C0,  //第4行
    char_line04=272'h00600C00000003C0000000000000000000C01C0000000000000000FFFF80000001E0,  //第5行
    char_line05=272'h00600C3003FFFC000000000000000080008018000000000000800080018003FFFE00,  //第6行
    char_line06=272'h1FFFFFF8000180007FFE7FF003C80380008018007C1F03C803800080018000000000,  //第7行
    char_line07=272'h00600C0000018000180E18180E3803800104301018040E3803800080018000000000,  //第8行
    char_line08=272'h00600C00000180001802180C080803800FFE30381804080803800080018000000000,  //第9行
    char_line09=272'h00600C000001800018031806180802800C0C7FF818041808028000FFFF8000000000,  //第10行
    char_line0a=272'h007FFC000001800018011806300406C00C0C60300C08300406C00080018000000000,  //第11行
    char_line0b=272'h00600C000001800018001806300404C00C0CC0300C08300404C00080018000000018,  //第12行
    char_line0c=272'h00600C000001801018081806200004C00C0C80300C08200004C0008001800000003C,  //第13行
    char_line0d=272'h007FFC000001803818081806600004C00C0D00300C08600004C0008001803FFFFFFE,  //第14行
    char_line0e=272'h00600C003FFFFFFC1818180C60000C600C0D4030061060000C6000FFFF8000018000,  //第15行
    char_line0f=272'h00600C10000180001FF81818600008600C0E20300610600008600080010000018000,  //第16行
    char_line10=272'h00600C380001800018181FF0600008600C0C10300610600008600008200000418000,  //第17行
    char_line11=272'h3FFFFFFC0001800018081800600008600FFC1830073060000860000C382000718800,  //第18行
    char_line12=272'h003208000001800018081800603F1FF00C0C18300320603F1FF0080C307000E18600,  //第19行
    char_line13=272'h00618C000001800018001800600C10300C0C0C300320600C10300C0C307000C18300,  //第20行
    char_line14=272'h00C106000001800018001800600C10300C0C08300320600C1030060C30C001818180,  //第21行
    char_line15=272'h018101C00001800018001800300C10300C0C003001C0300C1030030C30C0038180C0,  //第22行
    char_line16=272'h030104FC0001800018001800300C30300C0C003001C0300C3030038C318003018060,  //第23行
    char_line17=272'h0C010E380001800018001800180C20180C0C003001C0180C2018018C330006018070,  //第24行
    char_line18=272'h187FF0000001800018001800180C20180C0C003001C0180C2018018C36000C018038,  //第25行
    char_line19=272'h6001000000018000180018000C1060180C0C003000800C106018008C380018018038,  //第26行
    char_line1a=272'h00010000000180007E007E0003E0F83E0C0C0030008003E0F83E000C301010018010,  //第27行
    char_line1b=272'h00010000003F800000000000000000000FFC0C60000000000000000C303820738000,  //第28行
    char_line1c=272'h00010060000F800000000000000000000C0C03E00000000000001FFFFFFC001F8000,  //第29行
    char_line1d=272'h1FFFFFF00007000000000000000000000C0801C00000000000000000000000070000,  //第30行
    char_line1e=272'h00000000000000000000000000000000000000800000000000000000000000020000,  //第31行
    char_line1f=272'h00000000000000000000000000000000000000000000000000000000000000000000;  //第32行

    reg[8:0] char_bit;
    always@(posedge CLK_to_DAC)
        if(X==10'd144)char_bit<=9'd272;   //当显示到144像素时准备开始输出图像数据
        else if(X>10'd144&&X<10'd416)     //左边距屏幕144像素到416像素时    416=144+272（图像宽度）
            char_bit<=char_bit-1'b1;       //倒着输出图像信息 
        reg[29:0] vga_rgb;                //定义颜色缓存
    always@(posedge CLK_to_DAC) 
        if(X>10'd144&&X<10'd416)    //X控制图像的横向显示边界：左边距屏幕左边144像素  右边界距屏幕左边界416像素
            begin case(Y)            //Y控制图像的纵向显示边界：从距离屏幕顶部160像素开始显示第一行数据
                10'd160:
                if(char_line00[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;  //如果该行有数据 则颜色为红色
                else vga_rgb<=30'b0000000000_0000000000_0000000000;                      //否则为黑色
                10'd162:
                if(char_line01[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd163:
                if(char_line02[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd164:
                if(char_line03[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd165:
                if(char_line04[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd166:
                if(char_line05[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd167:
                if(char_line06[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd168:
                if(char_line07[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd169:
                if(char_line08[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd170:
                if(char_line09[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd171:
                if(char_line0a[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd172:
                if(char_line0b[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd173:
                if(char_line0c[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd174:
                if(char_line0d[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd175:
                if(char_line0e[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd176:
                if(char_line0f[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd177:
                if(char_line10[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd178:
                if(char_line11[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd179:
                if(char_line12[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd180:
                if(char_line13[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd181:
                if(char_line14[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd182:
                if(char_line15[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd183:
                if(char_line16[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd184:
                if(char_line17[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd185:
                if(char_line18[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd186:
                if(char_line19[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd187:
                if(char_line1a[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd188:
                if(char_line1b[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd189:
                if(char_line1c[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd190:
                if(char_line1d[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd191:
                if(char_line1e[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd192:
                if(char_line1f[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                default:vga_rgb<=30'h0000000000;   //默认颜色黑色
            endcase 
        end
    else vga_rgb<=30'h000000000;             //否则黑色
    assign VGA_R=vga_rgb[23:16];
    assign VGA_G=vga_rgb[15:8];
    assign VGA_B=vga_rgb[7:0];
endmodule

点击保存按钮，更改文件名为VGA_test.v
在这里插入图片描述
设置文件顶置【Project】→【Set as Top-Level Entity】

编译

（三）配置管脚

点击快捷按钮【Pin Planner】
在这里插入图片描述
按照下表所示配置管脚：

Signal Name	FPGA Pin No.	Description	I/O Standard
OSC_50	PIN_AG14	50 MHz clock input	3.3 V
VGA_B[7]	PIN_D12	VGA Blue[7]	3.3 V
VGA_B[6]	PIN_D11	VGA Blue[6]	3.3 V
VGA_B[5]	PIN_C12	VGA Blue[5]	3.3 V
VGA_B[4]	PIN_A11	VGA Blue[4]	3.3 V
VGA_B[3]	PIN_B11	VGA Blue[3]	3.3 V
VGA_B[2]	PIN_C11	VGA Blue[2]	3.3 V
VGA_B[1]	PIN_A10	VGA Blue[1]	3.3 V
VGA_B[0]	PIN_B10	VGA Blue[0]	3.3 V
VGA_BLANK	PIN_F11	VGA BLANK	3.3 V
VGA_CLK	PIN_A12	VGA Clock	3.3 V
VGA_G[7]	PIN_C9	VGA Green[7]	3.3 V
VGA_G[6]	PIN_F10	VGA Green[6]	3.3 V
VGA_G[5]	PIN_B8	VGA Green[5]	3.3 V
VGA_G[4]	PIN_C8	VGA Green[4]	3.3 V
VGA_G[3]	PIN_H12	VGA Green[3]	3.3 V
VGA_G[2]	PIN_F8	VGA Green[2]	3.3 V
VGA_G[1]	PIN_G11	VGA Green[1]	3.3 V
VGA_G[0]	PIN_G8	VGA Green[0]	3.3 V
VGA_HS	PIN_G13	VGA H_SYNC	3.3 V
VGA_R[7]	PIN_H10	VGA Red[7]	3.3 V
VGA_R[6]	PIN_H8	VGA Red[6]	3.3 V
VGA_R[5]	PIN_J12	VGA Red[5]	3.3 V
VGA_R[4]	PIN_G10	VGA Red[4]	3.3 V
VGA_R[3]	PIN_F12	VGA Red[3]	3.3 V
VGA_R[2]	PIN_D10	VGA Red[2]	3.3 V
VGA_R[1]	PIN_E11	VGA Red[1]	3.3 V
VGA_R[0]	PIN_E12	VGA Red[0]	3.3 V
VGA_SYNC	PIN_C10	VGA SYNC	3.3 V
VGA_VS	PIN_C13	VGA V_SYNC	3.3 V

配置结果如下图
在这里插入图片描述

（四）开发板连接

如下图：
在这里插入图片描述
配置 USB-Blaster 驱动：https://blog.csdn.net/ssj925319/article/details/115333028

（五）烧录程序

点击快捷键【Programmer】
在这里插入图片描述
点击【Hardware Setup…】，选择 USB-Blaster [USB-0]，再点击【Close】

点击【Add File…】添加文件，在 output_files 下找到 .sof 文件，并打开它

点击【Start】开始下载到开发板上

显示器显示如下：

第一次下载程序后，显示器显示没有信号，关闭 Quartus 和开发板，重新打开 Quartus 再重新打开工程，再编译一次，重新下载程序后，就成功了。

三、显示自定义的汉字字符

（一）字模提取

在这里插入图片描述

（二）修改代码

000000E0404040404040404042FE0000,L0
000000E7422424181818242442E70000,X1
000000E0404040404040404042FE0000,L2
000000182440405C62424242221C0000,63
0000003C4242020418040242423C0000,34
000000083808080808080808083E0000,15
0000003844424242463A020224180000,96
00000018244242424242424224180000,07
0000007E420404080810101010100000,78
00000018244242424242424224180000,09
000000182440405C62424242221C0000,610

（三）烧录运行

烧录运行即可显示名字学号
在这里插入图片描述

四、显示彩色条纹

（一）代码

rgb信号产生模块vga_control

// `define Vga_800_600
`include "vga_param.v"
module vga_control(
     input  wire           clk      ,//vga pix clk 800*525*60 25.2MHZ
	  input  wire           rst_n    ,//reset
	  input  wire   [23:0]  data_disp,//
   
	  output reg    [10:0]  h_addr   ,//数据有效显示区域行地址
	  output reg    [10:0]  v_addr   ,//数据有效显示区域场地址
	  
	  output reg            hsync    ,//
	  output reg            vsync    ,//
	  output reg    [7:0]   vga_r    ,//red
	  output reg    [7:0]   vga_g    ,//green
	  output reg    [7:0]   vga_b    ,//blue
	  output reg            vga_blk  ,//消隐信号
	  output wire           vga_clk  
);
//
parameter H_SYNC_STA = 1                                                             ;
parameter H_SYNC_END = `H_Sync_Time                                                  ;
parameter H_Data_STA = `H_Right_Border + `H_Front_Porch + `H_Sync_Time               ;
parameter H_Data_STO = `H_Right_Border + `H_Front_Porch + `H_Sync_Time + `H_Data_Time;			 
parameter V_SYNC_STA = 1                                                             ;
parameter V_SYNC_END = `V_Sync_Time                                                  ;
parameter V_Data_STA = `V_Bottom_Borde + `V_Front_Porch + `V_Sync_Time               ;
parameter V_Data_STO = `V_Bottom_Borde + `V_Front_Porch + `V_Sync_Time + `V_Data_Time;
			 
			 

//参数定义
reg     [11:0]   cnt_h_addr;//行地址计数器
wire             add_h_addr;//
wire             end_h_addr;//



reg     [11:0]   cnt_v_addr;//场地址计数器
wire             add_v_addr;//
wire             end_v_addr;//


//cnt_h_addr 0-799
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        cnt_h_addr <= 12'b0;
    end 
    else if(add_h_addr)begin 
        if(end_h_addr)begin 
            cnt_h_addr <= 12'b0;
        end
        else begin 
            cnt_h_addr <= cnt_h_addr + 12'b1;
        end 
    end
	 else begin
	     cnt_h_addr <= cnt_h_addr;
	 end
end 

assign add_h_addr = 1'b1;
assign end_h_addr = add_h_addr && cnt_h_addr >= `H_Total_Time - 1;

//cnt_v_addr 0-524
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        cnt_v_addr <= 12'b0;
    end 
    else if(add_v_addr)begin 
        if(end_v_addr)begin 
            cnt_v_addr <= 12'b0;
        end
        else begin 
            cnt_v_addr <= cnt_v_addr + 12'b1;
        end 
    end
	 else begin
	     cnt_v_addr <= cnt_v_addr;
	 end
end 

assign add_v_addr = end_h_addr;
assign end_v_addr = add_v_addr && cnt_v_addr >= `V_Total_Time - 1;

//行同步信号 
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        hsync <= 1'b1;
    end 
    else if(cnt_h_addr == H_SYNC_STA - 1)begin 
        hsync <= 1'b0;
    end
	 else if(cnt_h_addr == H_SYNC_END - 1)begin 
        hsync <= 1'b1;
    end
	 else begin
	     hsync <= hsync;
	 end
end 

//场同步信号

always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        vsync <= 1'b1;
    end 
    else if(cnt_v_addr == V_SYNC_STA - 1)begin 
        vsync <= 1'b0;
    end
	 else if(cnt_v_addr == V_SYNC_END - 1)begin 
        vsync <= 1'b1;
    end
	 else begin
	     vsync <= vsync;
	 end
end 

assign vga_clk = ~clk;

//h_addr 数据有效显示区域 1-640
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        h_addr <= 11'b0;
    end
	 else if((cnt_h_addr >= H_Data_STA - 1) && (cnt_h_addr <= H_Data_STO - 1))begin
	     h_addr <= cnt_h_addr - (H_Data_STA - 1);//0-640
	 end
	 else begin
	     h_addr <= 11'b0;
	 end
end 

//v_addr 数据有效显示区域 1-480
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        v_addr <= 11'b0;
    end 
    else if((cnt_v_addr >= V_Data_STA - 1) && (cnt_v_addr <= V_Data_STO - 1))begin 
        v_addr <= cnt_v_addr - (V_Data_STA - 1);//0-480
    end
	 else begin
	     v_addr <= 11'b0;
	 end
end 

//显示

always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        vga_r <= 8'b0000_0000;
		  vga_g <= 8'b0000_0000;
		  vga_b <= 8'b0000_0000;
		  vga_blk <= 1'b0; 
    end 
    else if((cnt_h_addr >= H_Data_STA - 1) && (cnt_h_addr <= H_Data_STO - 1)&&
	 (cnt_v_addr >= V_Data_STA - 1) && (cnt_v_addr <= V_Data_STO - 1))begin 
        vga_r <= data_disp[23:16];//data_disp[23-:8]
		  vga_g <= data_disp[15:8] ;//data_disp[15-:8]
		  vga_b <= data_disp[7:0]  ;//data_disp[7-:8]
		  vga_blk <= 1'b1;
    end
	 else begin
	     vga_r <= 8'b0000_0000;
		  vga_g <= 8'b0000_0000;
		  vga_b <= 8'b0000_0000;
		  vga_blk <= 1'b0;
	 end
end
endmodule

rgb输出模块data_gen

module data_gen(
     input  wire           clk      ,//vga pix clk 640*800*60 25.2MHZ
	  input  wire           rst_n    ,//reset
	  
   
	  input wire    [10:0]  h_addr   ,//数据有效显示区域行地址
	  input wire    [10:0]  v_addr   ,//数据有效显示区域场地址
	  
	  output reg    [23:0]  data_disp //

);

parameter H_vga = 640,//屏幕宽度
          V_vga = 480,//屏幕高度
			 X_vga = 288,//字符宽度
			 Y_vga = 32 ;//字符高度
//
parameter BLACK   = 24'h000000,
          RED     = 24'hFF0000,
			 GREEN   = 24'h00FF00,
			 BLUE    = 24'h0000FF,
			 YELLOW  = 24'hFFFF00,
			 SKY_BLUE= 24'h00FFFF,
			 PURPLE  = 24'hFF00FF,
			 GRAY    = 24'hC0C0C0,
			 WHITE   = 24'hFFFFFF;

//
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        data_disp <= GRAY;
    end 
    else begin 
        case(h_addr)
		     0  :  data_disp <=BLACK          ;
			  80 :  data_disp <=RED            ;
			  160:  data_disp <=GREEN          ;
			  240:  data_disp <=BLUE           ;
			  320:  data_disp <=YELLOW         ;
			  400:  data_disp <=SKY_BLUE       ;
			  480:  data_disp <=PURPLE         ;
			  560:  data_disp <=GRAY           ;
			  default :data_disp <= data_disp  ;
		  endcase                 
    end
end 
		 
endmodule

时钟产生定义模块vga_param

`define Vga_480_272
`define Vga_640_480
`define Vga_800_480
`define Vga_800_600
`define Vga_1024_600
`define Vga_1024_768
`define Vga_1280_720
`define Vga_1920_1080


`ifdef Vga_640_480
      `define H_Right_Border 8
	   `define H_Front_Porch  8
	   `define H_Sync_Time    96
	   `define H_back_Porch   40
	   `define H_Left_Border  8
	   `define H_Data_Time    640
      `define H_Total_Time   800
	   
      `define V_Bottom_Borde 8
      `define V_Front_Porch  2
      `define V_Sync_Time    2
	   `define V_Back_Porch   25
	   `define V_ToP_Border   8
      `define V_Data_Time    480
      `define V_Total_Time   525
		
`elsif Vga_480_272
      `define H_Right_Border 0
		`define H_Front_Porch  2
		`define H_Sync_Time    41
		`define H_back_Porch   2
		`define H_Left_Border  0
		`define H_Data_Time    480 
		`define H_Total_Time   525
		
		`define V_Bottom_Borde 0
		`define V_Front_Porch  2
		`define V_Sync_Time    10
		`define V_Back_Porch   2 
		`define V_ToP_Border   0
		`define V_Data_Time    272
		`define V_Total_Time   286
		
`elsif Vga_800_480
      `define H_Right_Border 0
      `define H_Front_Porch  40
      `define H_Sync_Time    128
      `define H_back_Porch   88
      `define H_Left_Border  0
      `define H_Data_Time    800
      `define H_Total_Time   1056
      
		`define V_Bottom_Borde 8 
		`define V_Front_Porch  2
		`define V_Sync_Time    2
		`define V_Back_Porch   25
		`define V_ToP_Border   8
		`define V_Data_Time    480
	   `define V_Total_Time   525
		
`elsif Vga_800_600
      `define H_Right_Border 0 
      `define H_Front_Porch  40 
      `define H_Sync_Time    128
      `define H_back_Porch   88
      `define H_Left_Border  0
      `define H_Data_Time    800
      `define H_Total_Time   1056 
      
      `define V_Bottom_Borde 0
      `define V_Front_Porch  1
      `define V_Sync_Time    4
      `define V_Back_Porch   23
      `define V_ToP_Border   0
      `define V_Data_Time    600
      `define V_Total_Time   628


`elsif Vga_1024_600
      `define H_Rigth_Borde   0
      `define H_Front_Porch   24
      `define H_Sync_Time     136
      `define H_Back_Porch    160
      `define H_Left_Border   0
      `define H_Data_Time     1024
      `define H_Total_Time    1344
      
      `define V_Bottom_Borde  0
      `define V_Front_Porch   1
      `define V_Sync_Time     4
      `define V_Back_Porch    23
      `define V_ToP_Border    0
      `define V_Data_Time     600
      `define V_Total_Time    628

`elsif Vga_1024_768
      `define H_Rigth_Borde   0
      `define H_Front_Porch   24
      `define H_Sync_Time     136
      `define H_Back_Porch    160
      `define H_Left_Border   0
      `define H_Data_Time     1024
      `define H_Total_Time    1344
      
      `define V_Bottom_Borde  0
      `define V_Front_Porch   3
      `define V_Sync_Time     6
      `define V_Back_Porch    29
      `define V_ToP_Border    0
      `define V_Data_Time     768
      `define V_Total_Time    806

`elsif Vga_1280_720
      `define H_Rigth_Borde   0
      `define H_Front_Porch   110
      `define H_Sync_Time     40
      `define H_Back_Porch    220
      `define H_Left_Border   0
      `define H_Data_Time     1280
      `define H_Total_Time    1650
      
      `define V_Bottom_Borde  0
      `define V_Front_Porch   5
      `define V_Sync_Time     5
      `define V_Back_Porch    20
      `define V_ToP_Border    0
      `define V_Data_Time     720
      `define V_Total_Time    750

		
`elsif Vga_1920_1080 
     `define H_Right_Border 0 
     `define H_Front_Porch  88
     `define H_Sync_Time    44
     `define H_back_Porch   148
     `define H_Left_Border  0
     `define H_Data_Time    1920
     `define H_Total_Time   2200
     
     `define V_Bottom_Borde 0
     `define V_Front_Porch  4
     `define V_Sync_Time    5
     `define V_Back_Porch   36
     `define V_ToP_Border   0
     `define V_Data_Time    1080
     `define V_Total_Time   1125
	 
`endif

顶层模块vga_top

module vga_top(
     input  wire           clk      ,//vga pix clk 640*800*60 25.2MHZ
	  input  wire           rst_n    , //reset
	  output wire     [7:0] vga_r    ,
	  output wire     [7:0] vga_g    ,
	  output wire     [7:0] vga_b    ,
	  output wire           vga_blk  ,
	  output wire           vga_clk  ,
	  output wire           vsync    ,
	  output wire           hsync    

);

wire [23:0] data_disp;

wire [10:0] h_addr;
wire [10:0] v_addr;

wire		vga_25;
wire		vga_40;
wire		locked;

pll	pll_inst (
	.areset ( ~rst_n ),
	.inclk0 ( clk ),
	.c0 ( vga_25 ),
	.c1 ( vga_40 ),
	.locked ( locked )
	);


vga_control u_vga_control(
     .clk           (vga_25      ),//vga pix clk 640*800*60 25.2MHZ
	  .rst_n         (rst_n    ),//reset
	  .data_disp     (data_disp),//
                     
	  .h_addr        (h_addr   ),//数据有效显示区域行地址
	  .v_addr        (v_addr   ),//数据有效显示区域场地址
	                   
	  .hsync         (hsync    ),//
	  .vsync         (vsync    ),//
	  .vga_r         (vga_r    ),//red
	  .vga_g         (vga_g    ),//green
	  .vga_b         (vga_b    ),//blue
	  .vga_blk       (vga_blk  ),//消隐信号
	  .vga_clk       (vga_clk  )
);

data_gen u_data_gen(
     .clk           (vga_25      ),//vga pix clk 640*800*60 25.2MHZ
	  .rst_n         (rst_n    ),//reset
	                  
	  .h_addr        (h_addr   ),//数据有效显示区域行地址
	  .v_addr        (v_addr   ),//数据有效显示区域场地址
	                  
	  .data_disp     (data_disp) //

);
endmodule

（二）管脚配置

在这里插入图片描述

（三）运行结果

在这里插入图片描述

参考文献

【1】使用 FPGA 开发板采用 Verilog 编程练习基于 VGA 图像显示

Uaena.&

关注

0
点赞
踩
2

收藏

觉得还不错? 一键收藏
0
评论
基于FPGA的VGA协议实现

module VGA_test(OSC_50, //原CLK2_50时钟信号VGA_CLK, //VGA自时钟VGA_HS, //行同步信号VGA_VS, //场同步信号VGA_BLANK, //复合空白信号控制信号当BLANK为低电平时模拟视频输出消隐电平，此时从R9~R0,G9~G0,B9~B0输入的所有数据被忽略VGA_SYNC, //符合同步控制信号行时序和场时序都要产...
复制链接

扫一扫