PIPE Interface解析之Tx Margining & De-emphasis & Rx Detection & Beacon

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分类专栏： PIPE Interface 文章标签： 硬件工程 信息与通信
于 2023-09-25 09:48:45 首次发布
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本文详细介绍了PCIe接口中关于Tx Margining, De-emphasis, Receiver Detection和Beacon的实现原理与操作流程。包括MAC如何指示PHY调整发射机电压，改变Tx Equalization的时序，终端检测的操作过程，以及Beacon的发送与检测机制。参考了《PHY Interface For the PCI Express, SATA, USB 3.1, DisplayPort, and Converged IO Architectures 5.2》和《PCI Express® Base Specification Revision 5.0 Version 1.0》等书籍。" 43989583,787773,内存池基础：概念与优势,"['内存管理', 'C++', '内存分配']

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

Tx Margining

当处于P0的时候，MAC可以指示PHY去改变发射机pins的电压，当MAC改变TxMargin[2:0]，PHY的Tx必须在128ns之内换上新的配置。MAC可以选择的TxMargin[2:0]和Rate组合是有一定的限制的，具体参考PCIe SPEC的详细规定。如下为重新选择TxMargin[2:0]数值的时序图：
在这里插入图片描述

De-emphasis

当PHY处于5.0GT/s，8.0GT/s，16.0GT/s和32GT/s的P0状态时，MAC可以指示PHY去改变Tx Equalization的数值。当PHY处于5.0GT/s的P0状态时，改变TxDeemph的操作必须在128ns内完成；当PHY处于8.0GT/s，16.0GT/s和32GT/s的P0状态时，改变TxDeemph的操作必须在256ns内完成。PCIe SPCE对于TxDeemph和Rate的数值组合有更详细的规定，具体的时序图如下所示：
在这里插入图片描述
注：当速率为2.5GT/s的时候，TxDeemph的数值固定为-3.5db。

Receiver Detection

当PHY处于P1状态或者可选的P2状态时，MAC可以指示PHY去做终端检测操作

最低0.47元/天 解锁文章
PIPE Interface解析之Clock Tolerance Compensation & Error Detection & Polarity Inversion
weixin_45176819的博客
10-10 532
PIPE Interface；Clock Tolerance Compensation；Error Detection；Polarity Inversion
一种优化协议时序的pipeline
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05-14 442
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2021/05/14 21:52:58 // Design Name: // Module Name: tb_pipeline2 // Project Name: // Target Devices: .
2.4.1 PCIe——物理逻辑层——链路训练状态机
知识，既贵，又便宜。
12-01 9878
该过程的主要目的是host在识别枚举PCIe设备之前，设备与主机在PCIe链路上都发生了什么事情，主要流程为上电后两侧根据PCIe总线协议进入LTSSM流程;该过程是一套硬件自动化的流程，链路双方自动协商速率和宽度，调节发送和接收参数，从而达到最佳信号质量。 根据信号完整性的不同，尽管Root port支持PCIe Gen3/4，但主板走线有问题，有干扰，可能只能Training出Gen2，甚至Gen1的速度来。
PIPE接口
zgg12345654321的博客
09-20 843
注：Order Set Block：有序集，用于保证数据传输顺序的特殊显式报文 分为（1）训练有序集，如ts1、ts2，必须连续传输，只能被SKP打断或在≥2.5GT/s时可被EIEOS中断 （2）备用协议协商：可用于跳过均衡 （3）EIOS。多lane时，所有lane必须同时传输相同的有序集类型（即，同步标头必须一致，当有序集内容不要求一致）参考：[1]Inter PIPE接口含义。
PIPE 接口信号列表
那么菜的博客
11-06 3932
发送数据相关接口 含义 接收数据接口说明 含义 command 接口信号说明 含义 status 接口信号 含义 外部信号 含义 ...
RX margin test
weixin_58083606的博客
04-15 941
具体而言，这个测试通常被用来检测PCIe接收器对于低电平（0）和高电平（1）的灵敏度，以确保良好的信号完整性和稳定的数据传输。在进行PCIE RX margin测试时，发送端会逐步降低或增加发送的电压幅度，直到接收端无法正确识别比特为止。测试过程所得到的结果可以用来指导设备设计、调试和优化，以满足系统仿真标准和兼容性要求。然而需要注意的是，具体的PCIE RX margin测试实现方式和参数设置有多种可能，因此具体的测试细节需要参考相关规范、文档或厂商提供的建议和推荐。
Pipeline(流水线)模式
qq_43561914的博客
06-10 2215
模式名称 Pipeline(流水线)模式 原文：http://www.uml.org.cn/j2ee/201909271.asp 模式解决的问题 有时一些线程的步奏比较冗长，而且由于每个阶段的结果与下阶段的执行有关系，又不能分开。 解决思路 可以将任务的处理分解为若干个处理阶段，上一个阶段任务的结果交给下一个阶段来处理，这样每个线程的处理是并行的，可以充分利用资源提高计算效率。 模式所使用的类： Pipe 对处理阶段的抽象，负责对输入进行处理，并将输出作为下一个阶段的输入:process（）用于接
USB3.0 之 RX Detect 的基本原理
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RX Detect 的基本原理 在USB3.0 中 Device 连接到 Host等价于连接了一个R_Term 左图为不接device的等效电路，此时由于R_term不存在，故电路模型实际为一RC串联电路，可简单计算出时间因子： T=R_DetectC_Parasitic， 右图为接上device的等效电路，此时R_term存在，得出此时时间因子： T=(R_Detect+R_Term)(C_A...
USB 3.0规范中译本 第6章 物理层
G_METHOD的博客
03-15 9577
原文地址 https://www.cnblogs.com/coryxie/p/3956268.html 本文为CoryXie原创译文，转载及有任何问题请联系cory.xie#gmail.com。 6.1 物理层概览 物理层定义超高速总线的信号技术。本章定义超高速物理层的电气要求。 本节定义超高速组件之间互操作所要求的电气层参数。强制性规范（Normative specif...
【PCIe协议】PCIe lane margining
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随着带宽的增加 特别是在PCIE 4.0以后，带宽增加到了16GT/s，设计者对掌握整体链路运行情况的需求大大增加了，系统设计者需要知道在他们的设计中实际有信号余量，以便在考虑信道损失限制的同时，完全挤出16GT/s的性能。因此在PCIE 4.0 协议给出了标准化的，并强制要求它用于支持16GT/s及以上的端口RX lane margining特性。该特性运行在pcie RX端的L0 power state。
PCIe规范详细解析
12-31
PCIe规范介绍的文档，很详细。
4. PCIe 接口时序
jjinl的专栏
07-28 5234
在上一篇中，大致介绍IPcore接口。总的来说接口如下图数据的接收和发送通过transmitTLPinterface和ReceiveTLPinterface。收发数据的时序也只是描述这几个接口的关系。从手册上截取PCIex1的接口时序。
PIPE接口基本描述
muyiwushui的博客
01-04 6408
PIPE接口
pcie RX lane margining
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07-21 4658
当数据速率从PCIe 3.0s 8GT/s到PCIe 4.0s 16GT/s的数据速率加倍时，性能变化和信号完整性退化变得更大。此外，PCB制造和环境差异会导致信道损耗、串扰和信道不连续的增加，从而增加系统噪声、抖动性能恶化和眼图闭合。PCI Express 4.0规范中提供的lane margining特性将帮助系统设计人员通过使用PCIe 4.0 PHY和控制器解决方案获取lane margin信息，在设计和生产周期的早期评估其设计的性能变化容忍度。
【电子技术】高速串行信号的预加重(Pre-emphasis)和去加重(De-emphasis)
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什么是预加重/去加重（Pre-emphasis/De-emphasis？） 在下图一中我们看到，对于2.5Gbps信号，通过10、20、30、40英寸线长的背板后，接收端的眼图随着长度增加会逐渐闭合。原因在于信道是一个低通滤波器，随着传输线长度的增加，损耗和色散会越来越大，另外，随着频率的增加，损耗与色散效应也越来越明显。而当前的数字电路速度不断提高，通常，在速率高于1GHz的数字电路中，为了把信号能传输更远的距离，通常在发送端使用预加重或去加重的均衡技术。 ...
【PCIe】物理层电气特性--Transmitter Compliance Test
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DUT是待测试的芯片，要测试的是发送端的device pin，但是无法直接测量，将device pin在PCB上引出一段走线，在TP1处测量，引出的这条trace称为“breakout channel”；在PCIE4.0的测试中，首先使用PCIe协会提供的PCIe夹具把被测信号引出（CBB板用于插卡的测试，CLB板用于主板的测试），然后通过测试夹具上的切换开关控制DUT输出PCIe一致性测试码型。每个均衡的preset捕获2M个UI(125us)的波形。
PCIe 是如何发现对端设备的：Receiver Detect
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PCIe 总线是一种端到端的总线，即总线的两端连接了分别连接了一个 PCIe 设备。那么，这两个设备上电之后是怎么发现对面的另一个设备的？对于 Root Complex 或者 Switch ，它们是如何知道自己的 downstream port 上有没有连接其他设备？ 对于 PCIe Endpoint，它们又如何知道自己的 upstream port 有没有被正确的连接到 Root Complex 或者 Switch 上？ 这些问题的答案就是：Receiver Detect。 Receiver Detect
PIPE Interface解析之PIPE介绍
weixin_45176819的博客
09-17 2369
PIPE Interface；PIPE5.2简介；PCIe PHY Layer；
PCI Express学习篇---物理层电气特性(二)Transmitter and Receiver Specificaton
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