Verilog Keyword

最新推荐文章于 2023-02-15 19:55:19 发布
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分类专栏： SV 文章标签： 硬件工程
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版权

Keywords are predefined nonescaped identifiers that define Verilog language constructs. An escaped identifier shall not be treated as a keyword.
always
and
assign
automatic
begin
buf
bufif0
bufif1
case
casex
casez
cell
cmos
config
deassign
default
defparam
design
disable
edge
else
end
endcase
endconfig
endfunction
endgenerate
endmodule
endprimitive
endspecify
endtable
endtask
event
for
force
forever
fork
function
generate
genvar
highz0
highz1
if
ifnone
incdir
include
initial
inout
input
instance
integer
join
large
liblist
library
localparam
macromodule
medium
module
nand
negedge
nmos
nor
noshowcancelled
not
notif0
notif1
or
output
parameter
pmos
posedge
primitive
pull0
pull1
pulldown
pullup
pulsestyle_onevent
pulsestyle_ondetect
rcmos
real
realtime
reg
release
repeat
rnmos
rpmos
rtran
rtranif0
rtranif1
scalared
showcancelled
signed
small
specify
specparam
strong0
strong1
supply0
supply1
table
task
time
tran
tranif0
tranif1
tri
tri0
tri1
triand
trior
trireg
unsigned[^1]
use
uwire
vectored
wait
wand
weak0
weak1
while
wire
wor
xnor
xor

[^1]unsigned is reserved for possible future usage.

Coding to 润
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module test; typedef struct packed { logic [9:-1][2:0] a; } ST1; typedef struct { ST1 st1; packed ST1 st2[]; logic [7:0] b; } ST4; initial begin ST4 st4; st4.st1.a[0][0] = 1; for (int i = 0; i < 5; i++) begin st4.st2.push_back(ST1'(i + 1)); end st4.b = 8'hAA; $display("%s", st4.st2); //CHECK-001:'{a:'h1}, st2:'{'a:'h1}, '{a:'h0},'{a:h1}}} end endmodule this piece of system verilog code, when compiled by vcs, it reports 1 error: Parsing design file'sc_assignment_pattern_030.sv' Error-[SE] Syntax error Following verilog source has syntax error: "sc_asssignment_pattern_030.sv", 21: token is 'packed' packed ST1 st2[]; System Verilog keyword 'packed' is not expected to be used in this context. How should I fix this error so that it can be compiled successfully by vcs?
06-08
The error message indicates that the use of 'packed' in the typedef declaration of 'st2' is incorrect. The 'packed' keyword is used to specify that a structure or union should be packed tightly in memory, but it cannot be used in the context of an array declaration. To fix this error, you can remove the 'packed' keyword from the typedef declaration of 'st2'. The corrected code should look like: ``` module test; typedef struct packed { logic [9:-1][2:0] a; } ST1; typedef struct { ST1 st1; ST1 st2[]; logic [7:0] b; } ST4; initial begin ST4 st4; st4.st1.a[0][0] = 1; for (int i = 0; i < 5; i++) begin st4.st2.push_back(ST1'(i + 1)); end st4.b = 8'hAA; $display("%s", st4.st2); //CHECK-001:'{a:'h1}, st2:'{'a:'h1}, {'a:'h0},{'a:h1}}} end endmodule ``` By removing the 'packed' keyword from the declaration of 'st2', the code should now compile without any syntax errors.

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