「Verilog学习笔记」任意奇数倍时钟分频

最新推荐文章于 2024-10-02 21:20:07 发布
最新推荐文章于 2024-10-02 21:20:07 发布
阅读量659 收藏 7
点赞数 8
分类专栏： Verilog学习笔记 文章标签： 学习 笔记 fpga开发 Verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_54689021/article/details/135406432
版权
本文介绍了作者在学习Verilog过程中实现的一个时钟分频器模块，使用参数化设计和计数器技术，通过flag逻辑控制输出时钟频率。主要关注了Verilog编程中的基本结构和逻辑设计。
摘要由CSDN通过智能技术生成
专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

`timescale 1ns/1ns

module clk_divider
    #(parameter dividor = 5)
( 	input clk_in,
	input rst_n,
	output clk_out
);

	parameter CNT_WIDTH = $clog2(dividor - 1) ; 
	reg flag1, flag2 ; 
	reg [CNT_WIDTH:0] cnt ; 

	always @ (posedge clk_in or negedge rst_n) 
		if (!rst_n) cnt <= 0 ; 
		else cnt <= cnt == dividor - 1 ? 0 : cnt + 1 ; 
	
	always @ (posedge clk_in or negedge rst_n) 
		if (!rst_n) flag1 <= 0 ; 
		else if (cnt == (dividor - 1) >> 1) flag1 <= ~flag1 ; 
		else if (cnt == dividor - 1) flag1 <= ~flag1 ; 
		else flag1 <= flag1 ; 
	
	always @ (negedge clk_in or negedge rst_n) 
		if (!rst_n) flag2 <= 0 ; 
		else if (cnt == (dividor - 1) >> 1) flag2 <= ~flag2 ; 
		else if (cnt == dividor - 1) flag2 <= ~flag2 ; 
		else flag2 <= flag2 ; 

	assign clk_out = flag1 || flag2 ;

endmodule
UCSD.KS
关注
专栏目录
Verilog 时钟偶分频、奇分频、任意分频
dalingertong的博客
09-27 1926
偶分频计数器 module even_divider( clk_in, Rst_n, even_en,//偶分频使能信号，方便后续设计任意分频计数器 div, clk_out ); input clk_in;//时钟输入 input Rst_n;//异步复位 低有效 input even_en;//偶分频使能信号，方便后续设计任意分频计数器 input [3:0]div;//分频值，此处设计分频范围为1-63 output reg clk_out;//分频后，时钟输出 reg [3:0]div_cnt;//
verilog 语言实现任意分频
atlll1的博客
07-16 3099
1、偶分频 偶分频比较简单，假设为N分频，只需计数到N/2－1，然后时钟翻转、计数清零，如此循环就可以得到N（偶）分频。代码如下。 module fp_even(clk_in,rst_n,clk_out); input clk_in; input rst_n; output clk_out; reg [1:0] cnt; reg clk_out; parameter N=6; always @ (posedge clk_in or negedg...
【Verilog 设计】Verilog 实现偶数、奇数分频和任意小数分频
记录学习历程
07-28 4961
在实际的项目工程中，经常需要不同的时钟频率工作，或者在一些笔试面试中，时钟分频也会被问到，因此这篇文章介绍几种常见的时钟分频的案例偶数分频、奇数分频、任意小数分频。
【无标题】Verilog语言实现任意奇偶分频器（奇偶均可实现）
weilit_的博客
07-24 363
3、两个奇数倍分频信号，两个奇数倍信号相获得到奇数分频器。注：在程序中我使用的名称较长，看起来有些繁琐。1、对端口说明和使用计数器。
verilog语言实现的分频
HackEle的博客
05-10 228
点击蓝字关注我们关注、星标公众号，精彩内容每日送达 来源：网络素材一 、占空比50%的任意奇数分频如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升...
「Verilog学习笔记」任意小数分频
KS的博客
12-05 692
本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网// 8/9时钟切换点//偶数周期//奇数周期endendend// cnt == 0,1,2,3 out输出1endendmodule题解 | #任意小数分频#_牛客博客。
《硬件架构的艺术》学习笔记(4)---时钟分频设计
hak22的博客
05-06 892
时钟分频设计 主要分享两部分：1）整数分频、2）小数分频。 1. 整数分频 整数分频又分为：1.1）偶数分频、1.2）奇数分频 {50%占空比} 1.1偶数分频 以4分频电路为例。 以计数器的方式来实现。当cnt = 0 和 cnt = 2 的（在cnt = 1 和 cnt = 3 ）时候将输出取反。需要两个always块便可以描述。 **verilog实现技巧：下述代码当中，采用<counter[0] == 1>**的方式作为条件于省略掉的代码相比较可以减少硬件资源。 module div_
FPGA系统性学习笔记连载_Day11【奇分频、偶分频】之【设计原理、verilog代码实现及示波器验证】
ONEFPGA的博客
06-15 850
一、时钟 时钟：是一个占空比为50%的周期信号，在数字电路中用这个信号来做时间基准，下图展示一个50MHz的时钟信号 二、时钟分频 时钟分频：分为奇分频和偶分频，意思是分频系数是奇数还是偶数。 三、奇分频 奇分频：意思对一个时钟进行奇数次分频 假如：我们有一个50MHz的基准信号，我们要得到10MHz信号，该怎么做？ 1、首先我们要清楚频率和周期的概念 周期：事物在运动、变化过程中，某些特征多次重复出现，其连续两次出现所经过的时间叫“周期”。 频率：是单位时间内完成周期性变化的次数。 综上：
Verilog学习笔记（1）实现各类分频器
热门推荐
stringYY的博客
09-29 1万+
1. 偶数分频器 偶数分频器的实现较为简单，用计数器即可实现 // 偶数分频器示例，20分频即N=10，占空比50% module Fre_div_even( input clk, input rst_n, input [3:0] N, // N = 分频倍数/2 output reg clk_out ); reg [3:0] cnt; always @(pose...
笔记连载 | Day11【奇分频、偶分频】之【设计原理、verilog代码实现及示波器验证】
12-05 195
听说99%的同学都来这里充电吖 ​ 本系列为线下学员学习笔记整理分享，如有想要报名参加线下培训，可以点击以下超链接文章了解，购买开发板可以到叁芯智能科技企业淘宝店下单。 各类研修班 | FPGA就业研修班，短期班…… 叁芯智能FPGA开发板，初学小白必备！ 连载《叁芯智能fpga设计与研发就业班-第11天》 【奇分频、偶分频】之【设计原理、verilog代码实现及示波器验证】 作者：紫枫术河 这篇文章记录奇分频、偶分频的设计原理、verilog代码实现及示...
Verilog | 分频电路实现
qq_45776815的博客
03-14 2714
简单总结了一些分频电路的知识。分频电路也分为多种，包括偶数分频、奇数分频和小数分频。从实现方式上来讲，可以使用计数器或者是触发器实现。
Verilog HDL：分频器设计
juxiandesiyu的博客
04-16 1322
在fpga应用中，有时需要对系统时钟进行分频。通常情况下有两种情况，一种是偶分频，一种是奇分频。
【IC设计】任意倍数占空比为50%的奇数分频和偶数分频（Verilog源码、仿真波形、讲解）
VICI的博客
05-19 625
以四分频为例，分频后的一个周期是分频前的四个周期，并且分频后的一个周期中，一半是高电平，一半是低电平，这就是占空比为50%的四分频。要实现该功能，使用一个计数器在0~3之间计数，clk_out在0和2时翻转即可。
Go基础学习08-并发安全型类型-通道（chan）深入研究
FLJS_T的博客
09-28 886
在前面学习中了解到对于单值变量，如：int、string；多值变量，如：map存在多协程对资源竞争的并发问题，为了解决并发性通常需要引入sync.Mutex解决。>对于通道的基本声明方式有三种：声明并初始化带缓冲的通道（ch1）；声明并初始化一个不带缓冲的通道（ch2）；仅仅声明一个通道（ch3） >什么是通道：==一个通道相当于一个先进先出（FIFO）的队列。也就是说，通道中的各个元素值都是严格地按照发送的顺序排列的，先被发送通道的元素值一定会先被接收。Select和for循环实现对channel的多次选
10.2学习
最新发布
2401_87363162的博客
10-02 1102
​ Spring AOP就是基于动态代理的，如果要代理的对象，实现了某个接⼝，那么Spring AOP会使⽤JDKProxy，去创建代理对象，⽽对于没有实现接⼝的对象，就⽆法使⽤ JDK Proxy 去进⾏代理了，这时候Spring AOP会使⽤基于asm框架字节流的Cglib动态代理 ，这时候Spring AOP会使⽤ Cglib ⽣成⼀个被代理对象的⼦类来作为代理。每个线程中都有一个自己的ThreadLocalMap类对象，可以将线程自己的对象保持到其中，各管各的，线程可以正确的访问到自己的对象。
6.824 Lab 2C 学习记录
kingsill的博客
09-29 309
最后10s，开始的时候，恢复网络，插入一个数据，等待这个数据被提交，如果超过这10s就报错。2C的test中的unreliable figure8算是给博主的迎头一棒，需要根据raft论文的figure8进行解决，leader。根据前任及博主自己的经验，unreliable figure8的除了上述这一点以外，需要对。博主由于之前的不严谨，给自己留下了很大的改进困难，最后不得不重构代码。进行一定的设计，可以参考课程里老师提出的意见。一下为博主的github仓库，需要的可以参考。有一定的考验，那么就需要对。
Elasticsearch学习笔记(2）
m0_74293254的博客
09-28 1205
创建索引: 使用 PUT 请求来定义索引及其映射。创建文档: 使用 POST 请求将数据添加到索引。读取文档: 使用 GET 请求获取特定文档。更新文档: 使用 POST 加上 _update 操作来修改现有文档。删除文档: 使用 DELETE 请求删除指定文档。删除索引: 使用 DELETE 请求删除整个索引。请求方式：POST请求格式：/{索引库名}/_doc/文档id示例：POST /my_index/_doc/1 { "field": "value" }
【DirectX sdk 学习使用】
qq_41610493的博客
10-01 354
设置包含目录：打开你的项目属性，导航到VC++目录，然后在包含目录中添加DirectX SDK的Include文件夹路径。设置库目录：同样在VC++目录中，在库目录中添加DirectX SDK的Lib文件夹路径。运行安装程序：下载完成后，找到下载的安装程序（通常是一个.exe文件），双击运行。选择安装路径：选择你希望安装DirectX SDK的路径，或者使用默认路径。如果你有任何问题或需要进一步的指导，请随时告诉我。接受许可协议：在安装向导中，阅读并接受许可协议。完成安装：点击“安装”按钮，等待安装完成。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

UCSD.KS

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值