Verilog HDL高级数字设计——第4章 Verilog逻辑设计介绍

最新推荐文章于 2024-09-07 16:36:31 发布
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文章介绍了组合逻辑的设计，包括结构化模型，如门级网表和功能模块如ALU，以及行为描述如布尔方程和算法。HDL结构化模型使用Verilog语言来描述电路。此外，讨论了逻辑系统设计的验证方法和测试策略。还涉及了传播延时的概念，特别是惯性延时在电路中的作用。最后提到了利用Verilog进行时序逻辑的真值表模型表示。
摘要由CSDN通过智能技术生成

4.1 组合逻辑的结构化模型

结构描述形式：可以是一个门级网表，或是高层次地将电路结构划分为主要功能模块的描述，如算术逻辑单元（ALU）。

行为描述形式：可能是一个简单的布尔方程模型、一个寄存器传输级模型、或者是一种算法。

结构化设计类似于创建电路图。电路原理图由：逻辑门的图标（符号）、连接逻辑门的连接线、I/O引脚、内部节点处对应的信号名标注等部分组成。同样，HDL结构化模型由一系列定义或说明语句构成，这些语句说明了设计单元的输入和输出，并列出了能实现所要求功能的相互连接的基本门原语（XOR，NAND）。在模块中被声明的原语称作在设计中被例化。

个人理解：所谓的HDL结构化模型，其实就是通过Verilog语言对电路进行的描述

4.2 逻辑系统设计验证及测试方法

4.3 传播延时

4.3.1惯性延时

在物理节点上或者线网上，由于电荷积累或者消散而导致的电平的变化，即为数字电路的逻辑转换

4.4 组合与时序逻辑的Verilog真值表模型

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