一、D触发器
1、D触发器简介
D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。
2、工作原理
SD和RD接至基本RS触发器的输入端,它们分别是预置和清零端,低电平有效。当SD=1且RD=0时(SD的非为0,RD的非为1,即在两个控制端口分别从外部输入的电平值,原因是低电平有效),不论输入端D为何种状态,都会使Q=0,Q非=1,即触发器置0;当SD=0且RD=1(SD的非为1,RD的非为0)时,Q=1,Q非=0,触发器置1,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平,不影响电路的工作。
3、功能表
D | CLK | Q | QN |
---|---|---|---|
0 | 时钟上升沿 | 0 | 1 |
1 | 时钟上升沿 | 1 | 0 |
× | 0 | last Q | last QN |
× | 1 | last Q |
方程
时序图
二、用门电路设计D触发器完成仿真
1、创建工程
这里直接点击下一步
选择目标芯片:cycloneIVE系列的EP4CE11529C7
2.创建原理图文件
进入Symbol Tool
选中控件后双击控件可以修改输入信号名称
添加多个相同控件可以选中控件按住Ctrl用鼠标拖动即可添加
完成图像
保存
编译
查看硬件电路图
3、仿真波形图
新建波形文件
输入波形文件
功能仿真
保存文件
时序仿真
三、直接调用D触发器电路并仿真
新建工程
1、创建原理图文件
添加D触发器
最终效果图
保存并编译后查看电路图
2、仿真波形图
功能仿真(延迟了半个钟)
时序仿真(延迟了一个钟)
四、用Verilog语言写一个D触发器并仿真
1、新建Verilog HDL 文件
添加代码
//dwave是文件名
module dwave(D,CLK,Q);
input D;
input CLK;
output Q;
reg Q;
always @ (posedge CLK)//我们用正的时钟沿做它的敏感信号
begin
Q <= D;//上升沿有效的时候,把d捕获到q
end
endmodule
保存编译后查看电路图
2、modelism仿真波形图
选择文件夹
选中刚才保存的文件
创建tb文件
添加代码
编译
输出波形