实现一个异步清零和置位的D触发器

最新推荐文章于 2025-03-23 16:56:33 发布

TakatoCU

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文章标签： fpga开发 verilog

本文链接：https://blog.csdn.net/TakatoChu/article/details/121731825

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本文介绍了如何使用Verilog语言设计一个具有异步清零和置位功能的D触发器。通过详细的仿真波形对比，展示了在不同信号输入下触发器的工作状态，并提供了实现该功能的源代码。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

要求：

仿真波形：

仿真前：

仿真后：

代码：

module DDD(d,clk,rd,sd,q,nq);
input d,clk,rd,sd;
output q,nq;
reg q,nq;
always @(posedge clk or negedge rd or negedge sd)begin
if(rd==0)begin
  q<=0;
  nq<=1;
  end
else begin
  if(sd==0)begin
     q<=1;
	 nq<=0;
	 end
 else begin
   if(d==0)begin
	  q<=0;
	  nq<=1;
	  end
	else if(d==1)begin
	  q<=1;
	  nq<=0;
	  end
end
end
end
endmodule