【DDR3 控制器设计】（5）DDR3 的仲裁读写操作设计

写在前面

本系列为 DDR3 控制器设计总结，此系列包含 DDR3 控制器相关设计：认识 MIG、初始化、读写操作、FIFO 接口等。通过此系列的学习可以加深对 DDR3 读写时序的理解以及 FIFO 接口设计等，附上汇总博客直达链接。

【DDR3 控制器设计】系列博客汇总篇（附直达链接）

---

目录

实验任务

实验环境

实验介绍

仲裁模块设计

程序设计

仲裁模块设计

顶层模块设计

testbench 设计

仿真波形

汇总篇

---

实验任务

在实验的基础上添加一个仲裁模块，控制写读指令的执行。

实验环境

开发环境：Vivado 2018.2，

FPGA 芯片型号：xc7a100tffg484-2

DDR3 型号：MT41J256M16HA-125

实验介绍

由于现在设计的框架是写命令和读命令分开执行的，当写命令和读命令同时执行时就会出错，并且现在的写和读命令总线是两根独立的总线，可以将其整合到一条总线上。因此可以添加一个仲裁模块，基本思路就是优先写操作，当写使能为高时，命令总线为写命令，否则为读命令，对于 DDR 读写模块的