【DDR3 控制器设计】（6）DDR3 的读写模块添加 FIFO 接口设计

写在前面

本系列为 DDR3 控制器设计总结，此系列包含 DDR3 控制器相关设计：认识 MIG、初始化、读写操作、FIFO 接口等。通过此系列的学习可以加深对 DDR3 读写时序的理解以及 FIFO 接口设计等，附上汇总博客直达链接。

【DDR3 控制器设计】系列博客汇总篇（附直达链接）

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目录

实验任务

实验环境

实验介绍

FIFO 接口设计

程序设计

写指令 FIFO 模块

写数据 FIFO 模块

读指令 FIFO 模块

读数据 FIFO 模块

顶层模块

testbench 设计

仿真测试

汇总篇

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实验任务

在读写模块的基础上添加 FIFO 接口，包括写指令 FIFO、写数据 FIFO、读指令 FIFO、读数据 FIFO，用于缓存指令和数据。

实验环境

开发环境：Vivado 2018.2

FPGA 芯片型号：xc7a100tffg484-2

DDR3 型号：MT41J256M16HA-125

实验介绍

在项目的前几部分对 DDR3 完成写读控制以及仲裁写读控制，成功解决了在指令端口同时下达写指令和读指令是出错的问题，但是读写控制仍然存在一个问题࿰