设计步骤:
- 射频功率晶体管选择。根据设计要求对比功率晶体管的datasheet,挑选出适合电路性能要求的管子;
- 参照所选定的功率晶体管的datasheet,并根据已知设计参数和相关计算公式计算各个元器件的参数值;
- 用公式计算出电路中各个元件的值;
- 对电路进行仿真和优化;
- 制作实物,进行调试得到实测结果。
功放设计流程:
- 评估晶体管性能。利用负载线方法大概确定晶体管的尺寸。
- 设计功放输出级,保证所需求的功率输出。采用Load-Pull的方法来找到最佳输出阻抗,以及此时的输出功率,看是否满足要求,如果不满足,还需要再对晶体管的尺寸进行优化
- 设计输出变压器。Load-Pull获得的最优阻抗与负载并不相等,进行优化
- 功放驱动级,设计过程与输出级基本类似
- 对各个小模块进行优化
输入输出匹配网络:
匹配网络设计原则:
- 将负载阻抗通过匹配网络变换到功放电路的输出阻抗,达到完全匹配,再对电路进行优化,以保证负载电阻能得到最大的输出功率;
- 阻抗匹配网络应该起到一定的滤波作用,只允许基波信号通过,多余的各次谐波被滤除;
- 匹配网络引入的器件要尽量少,结构简单,功耗最小
L型匹配
L型匹配网络由两个电抗性元件组成,共有八种组合方式。
优点:结构简单,容易实现
缺点:只适合源阻抗大于负载阻抗的情形;源阻抗和负载阻抗给定之后,Q也被唯一确定,匹配网络带宽也就固定为确定值,无法改变。
T型匹配
型匹配
通常,串联支路呈感性,并联支路呈容性
CMOS功放设计的挑战
- 对于功放来说,工作在大信号状态下,现在对于MOS管的大信号模型还没有研究清楚;
- 功放的工作电压较高,电压和电流的摆幅也大。而随着MOS管特恒尺寸的降低,晶体管耐压能力越来越差,会给功放带来电压、电流两方面限制
- 功放输出是大信号,电路中有很大的电流波动,而且管子尺寸很大,因此寄生很大,流过寄生阻抗的大电流会消耗很大的功耗,因此效率会很低;
- CMOS的一些本征缺点:品质因数、衬底损耗、低击穿电压、有源器件跨导较低。给功放设计带来了困难