关于芯片功耗那些事（十四）

在design setup 阶段，当design 读进去之后，首先还是要看看读入这些数据的结果：

通过如下的Results/Log Message Viewer

看看Error， 有缺的cell 没有定义；

运行了perform pwrcalc 之后，可以查看：

1） Power Density（PD) map

2）Instance Power （IPM） map

Power Density map 如图

Power density 是一个好的标识可能有问题的区域，高的power density 意思是需要更多的power demand。

如图每个方块的size 是 30umx30um；

红色方块，power 值大于0.41803mw， 黄色的方块power 值在0.20902mw 与0.41803mw之间；依次类推其他的分布也容易理解；

-IPM -"Instance Power Map"- 显示所有instances 的power 分析结果。

这里instance power 包括 leakage power， 短路电流internal power（在LIB 定义），加上动态功耗。

静态功耗分析，对应的是instance 的平均功耗；

动态功耗，这里似乎instance 的peak power

IPM map长这个样子，这个instance 的avr pwr 为7.79 mw,大于舍得5mw，所以为红色；

当设为10mw时，同样的instance 的区域也变了颜色；

从View下拉菜单，也可以看看别的map

同时也可以看到>Results -> Log Message Viewer

这个power summary 也在 adsRpt 目录下

推荐的仿真时间段能capture 主要的power events， 如上，5000ps能包括99.9984% 的power；

也按照frequency domain，或者power domain，再或者cell类型来划分total_pwr, leakage_pwr, internal_pwr, switching_pwr.

   从这个power summary report，需要检查一些方面：

》total power 值时候合理？

》Clock network 和clock power 值时候合理？

这里有两个概念，第一 Clock network power 是clock tree 的power，一般占total power 的20%~30%； 第二，clock power = clock network power + clock pin power； 加在一起一般占total power的30-40%

》按照clock frequency 来报出的power 值是否是符合预期？

这个分布由clock root 或者PT STA timing file 来决定；

先聊到这里，下次继续，谢谢阅读

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