关于芯片功耗的那些事（十九）

续前一期.

聊聊EM 的问题， 当工艺在110nm及以下，由于metal 的最小线宽越来越窄，加之更高的device 电流和on-die 的温度越来高，互连线的可靠性问题，互连线的EM问题越来越引起重视。

电迁移的问题，可能导致金属线的要么变窄，要么有鼓包（hillocks）；当互连线变窄时，会导致芯片performance 降低，极端情况会导致有些线断掉； 当金属线鼓包发生，可能导致和旁边的连线的短路，特别是较先进的工艺节点下互连线间距很小时，这种短路更容易发生导致芯片功能异常。

大家可能知道EM 有power EM 和signal EM；

如何进行Power EM 或者Signal EM是如何定义的？ 随后工具是如何检查report 的？ 是如何fix EM violations 的？

Foundries typically specify the maximum amount of current that can flow through a wire under various conditions. There EM limits depends on several design parameters, such as wire topology, width, and metal density. EM degradation and EM limits depend on the temperature at which interconnects operate, as well as on the material properties of the wires and vias, on the direction of current flow in the wire, and on the distance of the wire segment from the driver.

<Deisng>.em.wrost 文件有worst EM violations， 在adsRpt/Static目录下；

这个report 每一行主要包括如下信息：

<metal_layer> <location> <EM_ratio> <domain_name> <metal_width>

<via_layer> <location> <EM_ratio> <VDD | VSS>

也很方便从 GUI>Results> list of worst EM 查看:

ZOOM in 一个点，如下如， METAL3 的VDD 连接需要加宽来避免power EM

>分析Signal EM 的步骤：

setup analysis_mode signalEM

setup design

perform pwrcalc

perform extraction -signal

perform analysis -signalEM

perform emcheck

同样， GUI 调出 Results 查看， 例如metal-2 的EM 问题，加宽metal-2或者downsize cell， 或者有timing margin 的话， 打断这个net;

谢谢阅读，下期再聊。

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