ESD EOS

静电放电(ESD)和过电应力(EOS)是引起芯片现场失效的最主要原因，这两种相似的失效模式使得对它们的失效机理的判断十分困难，尤其是短EOS脉冲作用时间只有几毫秒，造成的损坏与ESD损坏很相似。因此，借助扫描电子显微镜(SEM)和聚焦离子束(FIB)等成像仪器以及芯片去层处理技术分析这两种失效机理的差别非常重要。通过实例分析这两种失效的机理及微观差别，从理论角度解释ESD和EOS的失效机理，分析这两种失效在发生背景、失效位置、损坏深度和失效路径方面的差异，同时对这两种失效进行模拟验证。这种通过失效微观形态进行研究的方法，可以实现失效机理的甄别，对于提高ESD防护等级和EOS防护能力有着重要的参考作用。

0引言

随着集成电路(IC)工艺尺寸越来越小，深亚微米集成电路的可靠性问题也日趋严峻。统计显示，由过电应力(EOS)和静电放电(ESD)造成的集成电路失效约占现场失效器件总数的50%，由ESD引起的失效约占晶圆级别IC失效的10%。EOS与ESD失效分析是当今集成电路器件质量保证研究的重要课题。

ESD失效损伤与短脉冲EOS失效损伤十分相似，同时由于很难划分对于导致ESD和EOS失效所施加应力的临界点，使得对ESD和EOS失效机理的判断变得困难。本文从这两种失效的机理入手，首先对芯片的失效背景进行调查，然后借助芯片去层技术对这两种失效的失效位置进行研究，同时利用化学染色技术以及聚焦离子束(FIB)和扫描电子显微镜(SEM)等仪器对失效的微观物理表象进行分析，根据这些差异对短脉冲EOS失效和ESD失效进行推断，最终通过模拟实验验证结果，并对这两种失效路径进行分析，为这两种失效的鉴别提供重要依据，也对产品的可靠性改善起着重要作用。

1失效机理

1.1EOS失效机理

EOS失效是指当外界电应力超过器件可承受的最大规范条件时，器件性能会减弱甚至损坏。通常情况下其过程的持续时间可能是几微秒到几秒，时间的长短和能量的大小决定了对器件施加应力的高低。长时间的大电流产生大的热量，并产生局部高温，最终导致金属线路熔化及氧化层退化。一般情况下，与EOS相关的失效主要特征有模封体碳化、键合线熔化、硅片出现深孔等。EOS失效包括过压失效(EOV)、过流失效(EOC)、过热失效及超安全工作区(SOA)失效。其中短脉冲过压失效与ESD失效很相似。

1.2ESD失效机理

ESD失效是指当带静电的人或物体与芯片引脚接触并通过器件向地或者其他物体放电时，高电压及其产生的大电流可能造成器件的损伤。静电的特点是高电压、低能量和作用时间短。人体自身的动作或与其他物体的接触、分离、摩擦或感应等，可以产生几千伏甚至上万伏的静电。深亚微米和纳米时代，在轻掺杂漏(lightlydopeddrain，LDD)结构和硅化物制程中，栅氧化层普遍仅有数个原子层的厚度，这就使芯片抵抗ESD的能力大幅下降。一般情况下，与ESD相关的失效主要特征有氧化层针孔和多晶硅引线熔断等。

1.3ESD与EOS的差异

ESD是瞬间的高电压(大于1kV，持续时间1～100ns)、大电流(1～10A)的效应，其能量达到微焦耳量级。这些能量足以产生熔硅和栅氧击穿，破坏芯片结构。而EOS通常是长时间的低电压(小于100V，持续时间1～100ms)、电流适中(0.1～1A)的作用，其能量比ESD更高，可能会大面积地破坏氧化层、硅层以及金属走线。

2失效案例分析

本文针对一批生产线上测试失效样品进行研究，由此对比ESD失效与EOS失效在微观表象的差异。此产品为0.35μmBCD工艺的功率芯片，芯片主要的失效现象为高压悬浮端(VBOOT)引脚与输出端(OUT)引脚电流变化异常。针对失效样品进行失效模式验证，当高压逻辑输入端(HinU)输入“1”，正常品输出端电流(IVB_U)在一定时间内降至100μA以下，而失效品输出端电流保持不变，如图1所示。

2.1失效背景调查

此批次样品由型号相同的Ⅰ、Ⅱ两台测试机完成测试，并对测试过程进行监控。测试机Ⅰ没有发现异常，而测试机Ⅱ在程序转换时，VBOOT与OUT引脚之间出现电压尖峰，如图2所示。峰值电压达到34.6V，脉冲持续时间为68ms。

2.2失效位置分析

针对失效样品进行激光及化学去模封处理，目测芯片表面没有发现异常点。使用DCGELITE红外热成像仪检测到两种不同的热点(图3)，并依据热点的不同将样品分为A、B组。

芯片的内部截面结构如图4所示，此芯片包含3层金属结构，衬底通过掺杂工艺形成有源区阱结构，然后通过钨通孔(VIA1，VIA2)及多层金属(M1，M2，M3)连接到外电路，通过化学沉积法形成第一层硼磷硅玻璃(boro-phospho-silicateglass，BPSG)及金属层间介质(inter-metaldielectric，IMD)，多晶硅(POLY)形成CMOS栅极，最顶层为氮化硅(SiN)材料形成的钝化层(PIX)。

对对A、B组样品进行去层处理，首先使用离子蚀刻机去钝化层(PIX)，然后使用化学腐蚀方法去除顶层金属(M3)材料，便于内部结构观察。对A、B组样品进行去顶层金属处理后，在光学显微镜下观察，发现两组样品均出现明显金属熔化及氧化层击穿现象(图5)，但失效位置不同，A组失效位置位于内部数字电路CMOS串联接口区域(图6，位置A)，B组失效位置位于悬浮端与高压输出端缓冲器电路位置(图6，位置B)。

2.3失效微观表象分析

对A、B组失效样品继续进行去层处理，到达衬底层。A组失效样品在POLY边沿处检测到针孔状击穿现象;B组失效样品出现衬底熔融及POLY熔融现象，如图7所示。

2.4失效截面损伤深度分析

针对A、B组样品进行FIB微切割及化学染色处理，样品截面如图8所示。A组样品芯片内部CMOS结构被破坏，芯片存在金属(M1，M2)熔化，通孔钨(VIA)挤入衬底，衬底烧损，击穿深度(D1)约790nm;B组样品内部金属走线 (M1，M2，M3)熔化，氧化层熔融，衬底存在大面积烧损，击穿深度约4.34μm。B组样品衬底击穿深度远远大于A组样品。

2.5失效机理分析

A组样品的失效位置位于电源输入端与地端之间的CMOS电路。CMOS电路的特点是功耗极小，但可控硅效应被触发后功耗变得很大。CMOS电路内部有许多寄生可控硅存在，电路的全部输出、输入和电源输入端都是寄生可控硅的触发端。当输入端ESD脉冲超过器件限制时，衬底CMOS结构栅氧化层瞬间击穿，寄生可控硅被开启，CMOS电路的电源输入端(VDD)和地端(VSS)间出现低阻大电流现象，此时功耗电流变得很大，触发闩锁效应，CMOS电路被烧毁。

B组样品的失效位置位于悬浮端与输出端的ESD保护电路，电路主要组成部分为栅极接地NMOS(GGNMOS)结构，在衬底中会构成寄生横向双极晶体管结构。由于深亚微米NMOS管的栅氧化物较薄，漏极击穿电压(Vb)较低，因此在应力条件下NMOS管非常容易被击穿和烧毁。GGNMOS晶体管的I-V特性曲线如图9所示。当发生过压击穿(超过Vb)或脉冲电压超过开启电压(Vt1)时，晶体管会开启泄放大电流(It1)，并工作于雪崩击穿区，发生负阻现象。随着电流的进一步增大，漏极电流也随之增大，并显示为正电阻特性;当电流和电压继续增大，超过维持电压(Vsp)和维持电流(Isp)发生二次击穿，产生超出寄生晶体管可承受的热量时，就会发生热击穿。

综上，根据A，B组样品的失效背景调查、微观表象特点、衬底击穿的深度和失效位置的差异，推断A组样品为ESD失效，B组样品为短脉冲EOS造成的失效。

3失效模式模拟验证

为了验证短脉冲EOS及人体模型(HBM)ESD失效的推断，本文对这两种失效模式进行模拟及微观分析，实验结果验证了之前的分析，同时对短脉冲EOS及ESD的释放路径进行了推断。

3.1短脉冲EOS失效模式验证及模拟

实验选取4个样品S1，S2，S3和S4，采用KesightB1505功率器件分析仪完成EOS模拟，同时采用KesightDSO1024A示波器对EOS脉冲进行监控。由于事先检测到样品开启电压在34.4V左右，因此，将样品输出端接地，其他管脚悬空，对悬浮端施加40V正向脉冲信号，持续时间分别为2，10，50和100ms，如图10所示。

对输入脉冲信号后的样品进行I-V特性测试(图11)，与正常样品(G0)相比，样品S1，S2和S3存在漏电流，S4接近于短路失效。

对样品对样品S1和S2进行芯片去层处理，其中样品S2如图12(a)所示，在芯片位置B处检测到与B组样品相同的衬底熔融损伤;对样品S3和S4进行FIB截面分析，其中样品S3如图12(b)所示，损伤位置击穿深度均超过4μm，与B组样品一致，验证了B组样品的失效推断。同时，根据芯片电路原理图，推断短脉冲EOS从悬浮端进入，经过端口间缓冲器，最后到达输出端，造成样品失效，其失效路径如图13所示。

3.2ESD失效模式验证及模拟

为了验证A组样品的ESD失效，在人体带电模式下对器件进行悬浮端和输出端ESD测试。实验采用SYSTEM700ESD测试机进行ESD模拟，按照文献中的标准进行测试。将悬浮端设置为脉冲输入端，输出端接地端，测试3次，测试结果如表1所示。从表1可见，对样品施加反向脉冲电压1.5kV时出现失效。随后对失效样品P5，P6，P7和P8进行I-V特性测试(图14)，悬浮端与输出端之间均存在漏电流失效。

对样品对样品P5和P6进行芯片去层处理，其中样品P6如图15(a)所示，在衬底检测到POLY边沿击穿，衬底局部损伤现象，对样品P7和P8进行FIB截面分析，其中样品P7如图15(b)所示，检测到金属走线变形，POLY熔化，VIA1通孔烧损并挤入衬底，击穿深度约700nm。验证了B组样品的失效推断。

同时，根据芯片电路原理图，推断ESD脉冲从悬浮端进入，经过内部逻辑电路，最后到达输出端，并造成样品失效，其失效路径如图16所示。

4结论

本文基于深层次的芯片分析技术及先进的成像设备，通过对ESD和短脉冲EOS的失效案例进行分析，研究了它们在产生背景、失效的机理、失效位置和击穿深度方面的差异，为这两种失效模式的甄别提出了有效的判别依据，对于鉴别这两种失效以及针对相似问题做出改善有着指导意义。同时，通过实验模拟和对电路结构的分析对EOS和ESD的路径进行分辨和验证，也为IC电路设计及器件参数优化提供了新方案。
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