​DDR4 SDRAM - 初始化、训练和校准介绍

DDR4 SDRAM - 初始化、训练和校准

介绍

当具有 DRAM 子系统的设备通电时，在 DRAM 进入运行状态之前会发生许多事情。JEDEC 规范中的以下状态机显示了 DRAM 从上电转换的各种状态。

图 1：DDR4 状态机（来源：美光数据表）

本质上，初始化过程由 4 个不同的阶段组成

• 上电和初始化
• ZQ校准
• Vref DQ 校准
• 读/写训练（又名内存训练或初始校准）

为了更好地理解以下部分，让我们假设您有一个看起来像这样的系统 - 带有 1 个 DIMM 模块的 ASIC/FPGA/处理器。

图2：示例系统

初始化

图 2：初始化状态（来源：美光数据表）

上电和初始化是固定的明确定义步骤序列。通常，当系统上电并且 ASIC/FPGA/处理器中的控制器脱离复位时，它会自动执行上电和初始化序列。这是控制器功能的超级简化版本。有关确切的详细信息，请参阅JESD3-3A规范中的第79.49节。

1. 为 DRAM 接通电源
2. 取消断言并激活时钟启用RESETCKE
3. 启用时钟CK_t/CK_c
4. 发出命令并加载模式寄存器 [模式寄存器按特定顺序加载]MRS
5. 执行 ZQ 校准 [ZQCL]
6. 使 DRAM 进入状态IDLE

此时，DIMM 模块上的 DRAM 了解它们必须以什么频率工作、什么 以及几个其他定时参数。CAS Latency (CL)CAS Write Latency (CWL)

提示

查看有关 DDR4 时序参数的文章，以了解有关 、 等的更多信息 ...CLCWL

ZQ校准

图 4：ZQCL（来源：美光数据表）

ZQ 校准与数据引脚 [DQ] 相关。要了解ZQ校准的作用以及为什么需要它，我们需要首先查看每个DQ引脚后面的电路。请记住，DQ 引脚是双向的。它负责在读取期间发回数据，在写入期间接收数据。

图 5：DQ 校准块

现在，如果你看一下DRAM，每个DQ引脚后面的电路由一组并联电阻支路组成，如图4所示。由于CMOS器件的性质，这些电阻永远不会正好是240Ω。电阻甚至会因电压和温度变化而受到影响。因此，它们是可调的。240Ω

为了将这些电阻精确地调谐到，每个DRAM都有240Ω

• 一个名为和的特殊块DQ calibration control block
• 连接外部电阻器的 ZQ 引脚。precision (+/- 1%) 240Ω

该外部精密电阻器是“基准”，在所有温度下都保持。在初始化期间发出命令时，此 DQ 校准控制块将启用并生成调整值。然后将此值复制到每个 DQ 的内部电路。240ΩZQCL

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注意！

以上说明是ZQ校准的快速概述。如果您满意，请继续下一部分。如果您渴望了解更多细节，请继续阅读。

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DQ电路中的电阻支路是一种称为“多晶硅电阻器”的电阻器，通常略大于（多晶硅电阻器是一种与CMOS技术兼容的电阻器）。有许多p沟道器件并联连接到该多电阻器，以便可以精确地调谐到。240Ω240Ω240Ω

下图放大了DQ电路的一个240Ω支路，显示了连接到多电阻的5个p沟道器件。这些小晶体管是根据输入设置的。VOH[0:4]

图 6：DQ 驱动器/接收器电路（来源：美光数据表）

现在，连接到DQ校准控制模块的电路本质上是一个电阻分压器电路，其中一个电阻是多晶硅，另一个是精密240Ω。在初始化期间发出命令时，该DQ校准控制模块将启用，DQ校准控制模块中的内部比较器使用p沟道器件进行调谐，直到电压准确（经典电阻分压器）。此时，校准已完成，值将传输到所有DQ引脚。ZQCLVOH[0:4]VDDq/2VOH

图 7：DQ 校准模块（来源：美光数据表）

接下来，您可能想知道为什么DQ引脚首先具有这种240Ω电阻的并联网络！

具有一组并联的240Ω电阻可以调整驱动强度（用于读取）和端接电阻（用于写入）。每个PCB布局都是不同的，因此需要这种调谐功能来提高信号完整性，最大化信号的眼睛尺寸，并允许DRAM高速运行。

来自DRAM的信号驱动强度可以通过设置模式寄存器来控制。端接可以分别使用、和in模式寄存器的组合进行控制。MR1[2:1]RTT_NOMRTT_WRRTT_PARKMR1, 2 & 5

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Vref DQ 校准

图 8：VrefDQ 校准（来源：美光数据表）

在DDR4中，数据线（）的端接样式从CTT（中心抽头端接，也称为SSTL系列螺柱端接逻辑）更改为POD（伪开漏）。这样做是为了提高高速下的信号完整性并节省IO功率。这不是第一个，GDDR5（图形DRAM）也使用POD。DQ

图 9：DDR3 中的 SSTL 与 DDR4 中的 POD （来源：美光手册）

这意味着，在DDR3中用作电压基准来决定信号是还是。再看图9的左侧，接收器本质上是一个分压器电路。Vdd/2DQ01

但在DDR4中，接收器上没有分压器电路。相反，它有一个内部电压基准，用于确定数据线（）上的信号是或。此基准电压源称为 。可以使用模式寄存器 MR6 进行设置，并且需要在 VrefDQ 校准阶段由内存控制器正确设置。DQ01VrefDQVrefDQ

读/写培训

此时，初始化过程已完成，DRAM 处于状态，但内存仍无法运行。控制器和PHY必须执行几个更重要的步骤，然后才能可靠地向DRAM写入或读取数据。这个重要阶段称为读/写训练（或内存训练或初始校准），其中控制器（或PHY）IDLE

1. 运行算法以在 DRAM 上对齐时钟 [CK] 和数据选通 [DQS]
2. 运行算法并计算出 DRAM 的正确读写延迟
3. 将数据眼睛居中以进行读取
4. 如果信号完整性差且无法可靠地写入或读取数据，则报告错误

本节是关于状态机中的以下圆圈

图 10：读/写训练状态（来源：美光手册）

为什么需要读/写培训？

让我们仔细看看我们的示例系统。下图显示了数据信号和地址/通信信号如何在 DIMM 上的 ASIC/Soc/处理器和 DRAM 之间连接。

• 数据和DataStrobe（）连接到星形拓扑中的每个存储器，因为每个存储器都连接到72条数据线的不同部分DQ & DQS
• DIMM 上的时钟、命令和地址线 （） 使用称为飞越路由拓扑的技术进行连接。这样做是因为 DIMM 上的所有 DRAM 共享相同的地址线，并且需要飞越路由以实现更好的信号完整性和高速。A, CK, CKE, WE, CSn

图 11：示例系统详细信息

因此，从 ASIC/处理器的角度来看，DIMM 上的每个 DRAM 内存都位于不同的距离。或者从DIMM的角度来看，对于DIMM上的每个DRAM，时钟和数据之间的偏差是不同的。

DRAM是一个相当愚蠢的设备。假设您打算执行一个操作，在初始化期间，您通过编程其模式寄存器之一（CWL 是列地址和 DRAM 输入端数据之间的时间延迟）来告诉 DRAM 是什么，并且您必须始终遵守此时序参数。内存控制器需要考虑电路板走线延迟和飞越路由延迟，并在它们之间以正确的偏差启动地址和数据，以便地址和数据到达内存时它们之间存在延迟。WRITECAS Write LatencyCWL

例如，如果将 to 编程为 ，一旦 ASIC/uP 启动列地址，它将需要在不同时间启动不同的数据位，以便它们都以 的 .CAS Write Latency9CWL9

还需要做与上述类似的事情。由于 DIMM 上的每个 DRAM 位于不同的距离，因此当发出 时，DIMM 上的每个 DRAM 将在不同的时间看到该命令，随后来自每个 DRAM 的数据在不同的时间到达 ASIC/处理器。在初始校准期间，ASIC/处理器计算每个DRAM的延迟，并相应地训练其内部电路，以便在正确的时刻锁存来自各种DRAM的数据。READsREADREAD

对于读/写训练，控制器/PHY IP 通常提供多种算法。最常见的是：

1. Write Leveling
2. MPR (Multi-Purpose Register) Pattern Write
3. Read Centering
4. Write Centering

上述所有算法均由内存控制器执行，通常要求您仅通过寄存器启用/禁用每种算法，并在报告故障时采取措施。以下各节详细介绍了控制器在启用其中每种算法时执行的操作。

写入均衡

写入 DRAM 时，不能违反的重要时序参数是 。 是数据选通 （DQS） 相对于时钟 （CK） 的位置。 必须在 A 内，并且按照规范中的定义。如果违反并超出范围，则可能会将错误的数据写入内存。tDQSStDQSStDQSStDQSS(MIN)tDQSS(MAX)tDQSS

由于 DIMM 上每个 DRAM 的数据时钟/数据选通偏差不同，因此内存控制器需要自我训练，以便它可以补偿这种偏差并保持在 DIMM 上每个 DRAM 的输入端。tDQSS

在控制器中启用写入均衡时，它将执行以下步骤：

1. 模式寄存器是否写入 MR1 以将位 7 设置为 1。这会将 DRAM 置于写入均衡模式。在写入均衡模式下，当 DRAM 看到数据选通 （DQS） 时，它会使用它对时钟 （CK） 进行采样，并通过 DQ 总线将采样值返回到控制器。
2. 然后，控制器发送一系列DQS脉冲。由于 DRAM 处于写均衡模式，因此它使用 DQS 对 CK 的值进行采样，并通过 DQ 总线将此采样值（1 或 0）返回给控制器。
3. 然后控制器
   • 查看 DRAM 返回的 DQ 位的值
   • 递增或递减 DQS 延迟，以及
   • 一段时间后启动下一组 DQS 脉冲
4. DRAM 再次对 CK 进行采样，并通过 DQ 总线返回采样值
5. 重复步骤 2 到 4，直到控制器看到 0 到 1 的转换。此时，控制器锁定 DQS 延迟设置，并为此 DRAM 设备实现写入均衡。
6. 然后对整个 DIMM 的每个 DQS 重复步骤 2 到 5，以完成写入均衡过程
7. DRAM 最终通过将 0 写入 MR1 来退出写均衡模式[7]

下图显示了写入均衡概念。

图 12：写入均衡（来源：美光数据表）

MPR 模式写入

MPR（多用途寄存器）模式写入并不完全是一种校准算法。它通常是在读取居中和写入居中之前执行的步骤。

DDR4 DRAM 包含四个称为 MPR 寄存器的 8 位可编程寄存器，用于 DQ 位训练（即读写居中）。MPR 访问模式通过设置模式寄存器 MR3[2] = 1 来启用。启用此模式后，发送到 DRAM 的读取和写入将转移到多用途寄存器而不是内存插槽。

图 13：MPR 读/写（来源：美光数据表）

读取居中

读取居中的目的是训练控制器（或PHY）中的内部读取捕获电路，以捕获数据眼中心的数据。内存控制器（或 PHY）

1. 启用模式寄存器 MR2 中的位 3，以便 DRAM 从多用途寄存器 （MPR） 返回数据，而不是 DRAM 内存。
2. 然后启动连续的读取流。内存返回在上一个 MPR 模式写入步骤中写入的模式。假设此模式是交替的1-0-1-0-...
3. 当读取进行时，内部读取捕获电路要么增加，要么减少内部读取延迟寄存器，以找到数据眼的左边缘和右边缘。
4. 当检测到眼图边缘时，会适当设置读取延迟寄存器，以确保在眼图中心捕获数据。
5. 对每个DQ数据位重复上述步骤

写入居中

与读取居中步骤类似，写中心化的目的是为每个数据位设置写入延迟，以便写入数据以DRAM设备上相应的写入选通边沿为中心。

在写入居中期间，PHY 连续执行以下写入-读取-移位-比较循环

1. 启动连续的写入和读取流
2. 增量更改数据位的写入延迟
3. 将读回的数据与写入的数据进行比较

从上面的循环中，PHY可以确定它读回良好数据的写延迟范围，因此它可以找出写入数据眼的左边和写边。使用此 dat，a DQ 以 DQS 为中心进行写入。

定期校准

在网络交换机或路由器等设备中，电压和温度在其操作过程中可能会发生变化。为了保持信号完整性和数据访问的可靠性，必须重新运行在初始化和读/写训练期间训练的一些参数。内存控制器和 PHY IP 通常提供以下两个定期校准过程。

• Periodic ZQ- 也称为 ZQ 校准短路 （ZQCS）。它用于定期运行ZQ校准，以调谐前面描述的240Ω电阻。
• Periodic Read Centering- 重新计算读取延迟和其他读取相关参数

启用定期校准是可选的，因为如果您知道您的设备将部署在稳定的温度条件下，那么初始 ZQ 校准和读/写训练就足够了。

通常，内存控制器或PHY允许您设置计时器并通过其寄存器启用定期校准。设置定时器后，每次定时器到期时都会运行定期校准。

简而言之

在使用 DRAM 之前需要完成 4 个步骤

1. 上电和初始化
2. ZQ校准
3. Vref DQ 校准
4. 读/写培训

完成此操作后，系统将正式处于空闲状态并正常运行。您可能需要启用定期校准，具体取决于设备的部署条件。