[ECE]7–2 Flip-Flops

Flip-flops

are synchronous bistable devices, also known as bistable multivibrators. In this case, the term synchronous means that the output changes state only at a specified point (leading or trailing edge) on the triggering input called the clock (CLK), which is designated as a control input, C; that is, changes in the output occur in synchronization with the clock.

Flip-flops are edge-triggered or edge-sensitive whereas gated latches are level-sensitive.

After completing this section, you should be able to

u Define clock

u Define edge-triggered flip-flop

u Explain the difference between a flip-flop and a latch

u Identify an edge-triggered flip-flop by its logic symbol

u Discuss the difference between a positive and a negative edge-triggered flip-flop

u Discuss and compare the operation of D and J-K edge-triggered flip-flops and explain the differences in their truth tables

u Discuss the asynchronous inputs of a flip-flop

An edge-triggered flip-flop changes state either at the positive edge (rising edge) or at the negative edge (falling edge) of the clock pulse and is sensitive to its inputs only at this transition of the clock.

Two types of edge-triggered flip-flops are covered in this section: D and J-K. The logic symbols for these flip-flops are shown in Figure 7–13.

Notice that each type can be either positive edge-triggered (no bubble at C input) or negative edge-triggered (bubble at C input). The key to identifying an edge-triggered flip-flop by its logic symbol is the small triangle inside the block at the clock (C) input. This triangle is called the dynamic input indicator

 

时钟触发的触发器

简单解释：

想象一下，有一种特殊的魔法盒子，它不会随时改变它的状态（亮灯或灭灯），而是等到一个特殊的时刻——我们称之为“时钟信号”的跳动时刻。就像在跳舞时按照音乐节奏移动一样，这个盒子只在特定的节拍上改变状态。这种盒子非常特殊，因为它能精确地在时钟信号的一个特定边沿（上升边沿或下降边沿）上做出反应。

详细解释：

时钟触发的触发器，或称为边沿触发的触发器，是一种同步的双稳态设备，也叫做双稳态多谐振荡器。在这种情况下，“同步”意味着输出状态的改变只在触发输入（称为时钟CLK）的指定点（前沿或后沿）发生，即输出的变化与时钟同步。与门控锁存器是电平敏感的不同，触发器是边沿敏感的。

• **时钟（CLK）**定义：是控制触发器状态改变的时刻的信号，确保触发器同步操作。
• 边沿触发的触发器：是在时钟信号的上升边沿或下降边沿改变状态，而非持续电平状态。
• 触发器与锁存器的区别：锁存器是电平敏感，任何时候输入改变都可以改变状态。触发器是边沿触发，只有在时钟信号特定边沿上才响应输入的改变。
• 边沿触发的触发器识别：通过逻辑符号中时钟（C）输入处的小三角形（动态输入指示器）来识别。
• 正边沿触发与负边沿触发的区别：正边沿触发在时钟信号的上升沿改变状态，而负边沿触发在时钟信号的下降沿改变状态。
• D和J-K边沿触发的触发器操作对比：D触发器简单，每次时钟的一个特定边沿到来时，输出就直接跟随输入D的状态。J-K触发器更复杂，它允许在时钟的特定边沿上设置、重置或保持当前状态，具有更灵活的控制逻辑。
• 触发器的异步输入：是指不受时钟信号控制，可以随时改变触发器状态的输入。

D触发器和J-K触发器都是边沿触发的触发器，但它们在逻辑符号、操作方式以及真值表上有所不同。D触发器用于简单的数据存储，而J-K触发器由于其灵活性在更复杂的逻辑设计中使用较多。通过理解它们的区别和应用，我们可以更好地设计和实现同步数字电路系统。

The D Flip-Flop

The D input of the D flip-flop is a synchronous input because data on the input are transferred to the flip-flop’s output only on the triggering edge of the clock pulse.

When D is HIGH, the Q output goes HIGH on the triggering edge of the clock pulse, and the flip-flop D flip-flop but D as variable.

Latches, Flip-Flops, and Timers is SET.

When D is LOW, the Q output goes LOW on the triggering edge of the clock pulse, and the flip-flop is RESET.

This basic operation of a positive edge-triggered D flip-flop is illustrated in Figure 7–14, and Table 7–2 is the truth table for this type of flip-flop.

Remember, the flip-flop cannot change state except on the triggering edge of a clock pulse. The D input can be changed at any time when the clock input is LOW or HIGH (except for a very short interval around the triggering transition of the clock) without affecting the output. Just remember, Q follows D at the triggering edge of the clock

简单解释：

想象你有一个魔法日记本，你可以在任何时候写下你想保存的东西（D），但是这些内容只有在你用魔法笔触摸日记本的特定点（时钟的触发边沿）时才会真正被保存下来。如果你在触摸点时写下了“开心”（HIGH），那么日记本会记录下“开心”；如果你写下了“不开心”（LOW），那么日记本会记录下“不开心”。重点是，日记本只在你用魔法笔的那一刻保存你的心情，其他时间你写什么都不会立刻保存。

详细解释：

D触发器的D输入是同步输入，因为只有在时钟脉冲的触发边沿上，输入上的数据才会传输到触发器的输出。当D为高电平（HIGH）时，在时钟脉冲的触发边沿，Q输出变为高电平，触发器被设置（SET）。当D为低电平（LOW）时，在时钟脉冲的触发边沿，Q输出变为低电平，触发器被重置（RESET）。

这种操作方式被称为正边沿触发的D触发器，其基本操作在某图中进行了说明，相关的真值表可以解释这种触发器的行为。重要的是，除了时钟脉冲的触发边沿，触发器不能改变状态。当时钟输入为低或高电平时（除了时钟的触发过渡的非常短的间隔外），D输入可以在任何时候改变，而不影响输出。关键点是，Q在时钟的触发边沿跟随D的状态。

D触发器因其简单和直接的行为模式而被广泛应用于数字电路中，用于数据存储、数据同步等多种场景。通过控制D输入和时钟信号，我们可以精确地控制数据在特定时刻的传输和保存，确保数字系统的可靠运行。

The J-K Flip-Flop

The J and K inputs of the J-K flip-flop are synchronous inputs because data on these inputs are transferred to the flip-flop’s output only on the triggering edge of the clock pulse. When J is HIGH and K is LOW, the Q output goes HIGH on the triggering edge of the clock pulse, and the flip-flop is SET. When J is LOW and K is HIGH, the Q output goes LOW on the triggering edge of the clock pulse, and the flip-flop is RESET. When both J and K are LOW, the output does not change from its prior state. When J and K are both HIGH, the flip-flop changes state. This called the toggle mode. This basic operation of a positive edge-triggered flip-flop is illustrated in Figure 7–17, and Table 7–3 is the truth table for this type of flip-flop. Remember, the flip-flop cannot change state except on the triggering edge of a clock pulse. The J and K inputs can be changed at any time when the clock input is LOW or HIGH (except for a very short interval around the triggering transition of the clock) without affecting the output

J-K触发器

简单解释：

想象一下，你有一盏灯和一个带有两个按钮的控制器，这两个按钮分别标记为J和K。这个控制器只在特定的时刻——我们称之为“时钟的触发边沿”——响应按钮的按压。如果你在这个时刻按下J（代表“开”）而没有按K（代表“关”），灯就会亮；如果你按下K而没有按J，灯就会灭。如果两个按钮都没有被按下，灯会保持当前的状态不变。但如果你同时按下J和K，灯的状态会切换：如果它原来是亮的，就会变暗，反之亦然。这就像一个高级的开关，可以控制灯更多的状态变化。

详细解释：

J-K触发器的J和K输入是同步输入，因为只有在时钟脉冲的触发边沿上，这些输入上的数据才会传输到触发器的输出。当J为高电平（HIGH）且K为低电平（LOW）时，Q输出在时钟脉冲的触发边沿变为高电平，触发器被设置（SET）。相反，当J为低电平（LOW）且K为高电平（HIGH）时，Q输出在时钟脉冲的触发边沿变为低电平，触发器被重置（RESET）。当J和K都为低电平时，输出保持之前的状态不变。当J和K同时为高电平时，触发器的状态会切换，这被称为“翻转模式”。

J-K触发器的这种基本操作被图示说明，相应的真值表解释了这种触发器的行为模式。重要的是，除了时钟脉冲的触发边沿，触发器不能改变状态。在时钟输入为低或高电平时（除了时钟的触发过渡的非常短的间隔外），J和K输入可以在任何时候改变，而不影响输出。

J-K触发器因其能够提供灵活的控制选项（设置、重置和翻转）而被广泛应用于数字电路设计中，尤其是在需要复杂状态控制的场景。通过精确地控制J和K输入以及时钟信号，我们可以实现数据的同步传输和存储，以及状态的可预测变化，从而支持复杂的数字系统设计。

Edge-Triggered Operation

D Flip-Flop

边沿触发操作

D触发器

简单解释：

想象你有一个特殊的灯泡开关，它不是在你推动开关的整个过程中都作出反应，而只在你刚开始推动（上升边沿）或松开（下降边沿）的那一刻作出反应。这个特殊开关有一个小巧的装置，能够感知到你推动或松开的确切时刻，并在那一刻决定是点亮还是熄灭灯泡。

详细解释：

边沿触发的D触发器通过加入一个脉冲过渡检测器从门控D锁存器中进化而来。这个检测器能够捕捉到时钟脉冲（CLK）的上升边沿或下降边沿，并产生一个非常短暂的尖峰信号。这是通过在NAND门的一个输入上加一个小延迟来实现的，使得反转后的时钟脉冲比真实的时钟脉冲稍晚到达NAND门。这样的设计使得在时钟脉冲的正向过渡时产生一个短暂的尖峰。在负边沿触发的触发器中，首先反转时钟脉冲，从而在负向边沿产生狭窄的尖峰。

这种电路被分为两个部分，一个是指导门（Steering gates），另一个是锁存器（Latch）。指导门根据D输入的状态，将时钟尖峰引导至G3门或G4门的输入。要理解这个触发器的工作原理，假设它处于重置状态（Q = 0），并且D和CLK输入都处于低电平。在这种情况下，G1门和G2门的输出都是高电平。当时钟脉冲被施加到CLK输入时，如果D保持高电平，G1门的输出在CLK变高时短暂变低（产生尖峰），导致Q输出变高。反之，如果D保持低电平并且再次施加时钟脉冲，G2门输出的负向尖峰会导致Q输出变高。

这样的设计使得D触发器在时钟脉冲的特定边沿上能够以同步的方式精确地反映D输入的状态，从而实现数据的稳定存储和传输。这种边沿触发的特性是D触发器在数字电路设计中广泛应用的关键原因之一，特别是在需要精确控制数据同步时。

J-K Flip-Flop 

Notice  is 1 when it is set. 

J-K触发器

简单解释：

想象你有一个特殊的灯和两个开关，分别标记为J和K。这个灯只在特殊的时刻——我们称之为“时钟”的跳动时刻——根据这两个开关的状态决定是否改变。如果J开关是打开的（HIGH）而K开关是关闭的（LOW），那么在时钟跳动的那一刻，灯将会亮起（SET）。如果J是关闭的而K是打开的，在时钟的下一个跳动时刻，灯将会熄灭（RESET）。如果J和K都关闭，灯保持当前状态不变。但是，如果J和K都打开，那么每次时钟跳动，灯的状态就会切换：如果它原来是亮的，就会变暗，反之亦然。这就像一个能够根据两个命令交替改变状态的高级开关。

详细解释：

J-K触发器内部的基本逻辑展示了一种正边沿触发的J-K触发器。Q输出反馈到G2门的输入，而Q（非Q）输出反馈到G1门的输入。两个控制输入被标记为J和K，以纪念集成电路的发明者杰克·基尔比。J-K触发器也可以是负边沿触发类型，在这种情况下，时钟输入会先被反转。

假设触发器处于重置状态，J输入为高电平（HIGH）而K输入为低电平（LOW）。当时钟脉冲发生时，一个前沿尖峰通过G1门，因为Q为高电平且J为高电平，这将导致触发器的锁存部分切换到设置（SET）状态。现在触发器被设置。

如果你让J为低而K为高，下一个时钟尖峰将通过G2门，因为Q为高电平且K为高电平，这将导致触发器的锁存部分切换到重置（RESET）状态。

如果对J和K输入都施加低电平，当时钟脉冲发生时，触发器将保持其当前状态不变。J和K都为低导致无变化条件。

当J和K输入都为高，并且触发器处于重置状态时，Q上的高电平使得G1门能够通过时钟尖峰来设置触发器。现在Q上的高电平允许下一个时钟尖峰通过G2门并重置触发器。

可以看到，每个连续的时钟尖峰都会使触发器切换到相反状态。J-K触发器在切换模式下的状态转换被特别说明。为切换操作而连接的J-K触发器有时称为T触发器。这种触发器因其能在每个时钟周期切换状态而在数字电路设计中尤为重要，尤其适用于计数、分频和数据控制应用。

The operation of the J-K flip-flop can be understood step by step by observing how the input changes propagate through the circuit. Here's how it works for a positive edge-triggered J-K flip-flop:

1. **Reset State**: The flip-flop is initially in the RESET state. This means the output  Q  is LOW and the output   is HIGH.

2. **J High, K Low**: If the J input is HIGH and the K input is LOW, and a clock pulse occurs:

   - The pulse transition detector sends a spike through gate \( \) because \( \) (which is connected to one of \( \)'s inputs) is HIGH, and the J input is HIGH. 
   - Gate \( \) will pass this spike because the other input to \( \) (which is connected to \( \)'s output) momentarily goes LOW, making \( Q \) go HIGH, setting the flip-flop.

3. **Latch Set**: The flip-flop transitions to the SET state, making \( Q \) HIGH and LOW.

For the subsequent operations, let's consider a clock pulse is applied with different conditions of J and K:

1. **Toggle Condition**: If both J and K inputs are HIGH when the clock pulse occurs:

   - The leading-edge spike from the pulse transition detector will be passed through both \( G_1 \) and \( G_2 \), as both \( Q \) and \( \) are HIGH due to the HIGH states of J and K.
   - The outputs of and \( G_2 \) will toggle the state of the flip-flop. If the flip-flop was SET, it will now RESET, and vice versa. This toggling will occur on each clock pulse, hence the toggle mode.

2. **J Low, K High**: If J is LOW and K is HIGH, and a clock pulse occurs:

   - A negative-going spike will be produced at the output of \( G_2 \) because \( Q \) is HIGH and K is HIGH. 
   - This spike will pass through \( G_4 \), causing  to go HIGH and RESET the flip-flop.

3. **No Change**: If both J and K are LOW when the clock pulse occurs, there will be no change in the state of the flip-flop.

In summary, the flip-flop's behavior can be visualized as a series of gates that steer the inputs based on the clock signals, with the J and K inputs determining the action to take (SET, RESET, TOGGLE, or NO CHANGE). The pulse transition detector ensures that these actions only occur on the specified edge of the clock signal, providing precise control over the flip-flop's state.

 Asynchronous Preset and Clear Inputs

For the flip-flops just discussed, the D and J-K inputs are called synchronous inputs because data on these inputs are transferred to the flip-flop’s output only on the triggering edge of the clock pulse; that is, the data are transferred synchronously with the clock.

对于刚才讨论的触发器，D和J-K输入被称为同步输入，因为这些输入上的数据仅在触发边缘上传输到触发器的输出时钟脉冲;也就是说，数据与时钟同步传输。

Asynchronous Preset and Clear Inputs in flip-flops, also known as asynchronous set and reset inputs, allow for immediate changes in the output state of the flip-flop independently of the clock signal. These inputs can directly set or clear the flip-flop, overriding the normal synchronous operation that depends on the clock. This means that when a preset (set) or clear signal is active, it immediately sets or resets the flip-flop's output without waiting for a clock pulse. This feature is useful for initializing the state of the flip-flop or for emergency interventions where an immediate change in state is required. However, care must be taken to use these inputs correctly to avoid unintended states or glitches.

In simpler words, imagine you have a toy car that moves forward every time you clap your hands because of a special clock inside it that reacts to the sound. Now, if you have special buttons that can instantly make the car stop or go without waiting for the next clap, those are like the preset and clear inputs. You can instantly control the car with these buttons, no matter when you last clapped your hands.

异步预置和清除输入允许立即改变触发器的输出状态，而不依赖时钟信号。这些输入可以直接设置或重置触发器，覆盖正常依赖时钟的同步操作。这意味着当预置（设置）或清除信号活动时，它会立即设置或重置触发器的输出，无需等待时钟脉冲。这个功能对于初始化触发器的状态或紧急情况下需要立即改变状态很有用。然而，需要小心使用这些输入以避免不期望的状态或故障。

用更简单的话来说，想象你有一辆玩具车，每次你拍手时由于一个特别的时钟反应它就会向前移动。现在，如果你有特别的按钮，可以立即让车停下来或走，而不用等下一次拍手，那么这些按钮就像是预置和清除输入。你可以立即用这些按钮控制车，不管你上次拍手是什么时候。

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