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本文记录了一次在FPGA开发过程中遇到的DC综合警告问题，详细描述了从报错、定位问题到解决问题的全过程。在尝试清理Warning、修改库路径和脚本配置后，发现问题是由于带参数的模块在综合时需要特定的配置指令。通过使用analyze -format verilog + elaborate命令，成功解决了找不到设计模块的问题。
前言
又是跟DC较劲的一个晚上，事情是这样的：
这不是一周的工作结束了嘛，于是就想着又该整整我的小环境了，所以就开心的打开了DC的report研究研究看看能不能写点什么。然后我惊奇的发现，这DC是可以输出power.rpt，但是我记得DC的power应该是非常的不准，所以我就想综合两个模块看看效果。
报错
于是轻车熟路一通操作，把文件导入然后开始综合，之后奇怪的事情就发生了，DC报了这个错：
Warning: Cannot find the design 'xxxx' in the library 'WORK'. (LBR-1)显然，字面的意思是xxxx这个模块无法被link。我第一反应是，文件缺失或者文件编译有Error，但是找了一圈，发现只有几个Warning。把Warning清理掉之后重新综合，还是报这个错。
于是我认为，可能是脚本中只有顶层文件作为编译文件，其他的都作为.db文件导入，所以我又在库路径这里把编译db结果的路径加了进去：
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