systemverilog随机化控制方法

利用rand_mode()使能和关闭变量随机

rand_mode() 方法可用于控制随机变量是活跃还是不活跃。 当随机变量处于非活动状态时,它的处理方式与未声明 rand 或 randc 相同。 非活动变量不会被 randomize() 方法随机化,它们的值被求解器视为状态变量。 所有随机变量最初都是活跃的。
 

 class Packet;
    rand integer source_value, dest_value;
 endclass
 int ret;
 Packet packet_a = new;
 packet_a.rand_mode(0);               
 //关闭packet_a内所有变量随机化,所有变量被当作静态变量
 packet_a.source_value.rand_mode(1);  
 //开启source_value的随机化
 ret = packet_a.dest_value.rand_mode();

利用constraint_mode()控制constraints

constraint_mode() 方法可用于控制约束是活动的还是非活动的。 当约束处于非活动状态时,randomize() 方法不会考虑它。 所有约束最初都是活动的。

class Packet;
    rand integer source_value;
    constraint filter1 { source_value > 2 * m; }
endclass
function integer toggle_rand( Packet p );
    if ( p.filter1.constraint_mode() )
         p.filter1.constraint_mode(0);   
         //关闭filter1的约束,随机时不考虑该约束
    else
         p.filter1.constraint_mode(1);   
         //开启filter1的约束,随机时需要考虑该约束
     toggle_rand = p.randomize();
endfunction

randomize变量随机控制

randomize() 方法可用于临时控制类实例或对象中的随机变量和状态变量集。 当调用不带参数的 randomize() 方法时,它的行为如前面的小节所述,也就是说,它为对象中的所有随机变量(声明为 rand 或 randc 的随机变量)分配新值,以便所有约束满足。 当使用参数调用 randomize() 时,这些参数指定该对象内的完整随机变量集;对象中的所有其他变量都被视为状态变量。例如,考虑以下类和对 randomize() 的调用:


class CA;
    rand byte x, y;
    byte v, w;
    constraint c1 { x < v && y > w );
endclass

CA a = new;
a.randomize();      //随机x,y
a.randomize(x);     //随机x
a.randomize(v,w);   //随机v,w
a.randomize(w,x);   //随机x,w

此机制在调用randomize()期间控制一组活动随机变量,这在概念上等同于对 rand_mode()方法进行一组调用以禁用或启用相应的随机变量。使用参数调用 randomize()允许更改任何类属性的随机模式,即使是那些未声明为 rand 或 randc 的属性。然而,这种机制并不影响循环随机模式;它不能将非随机变量变为循环随机变量(randc),也不能将循环随机变量变为非循环随机变量(从randc变为rand。
 randomize()方法的参数范围是对象类。参数仅限于调用对象的属性名称;不允许是表达式。本地类成员的随机模式只有在调用randomize()可以访问这些属性时才能更改,即在声明本地成员的类的范围内。

success = a.randomize(null);  
//不随机内部变量,仅检查内部变量是否满足所有约束

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SystemVerilog中的随机化是一种用于生成随机测试数据的方法。它可以帮助测试工程师轻松地创建多样化的测试用例,以验证硬件设计的各种情况。 在SystemVerilog中,可以使用`rand`和`randc`关键字来声明随机变量。`rand`用于声明普通的随机变量,而`randc`用于声明随机变量,其值来自一个预定义的有限集合。 使用随机化功能需要使用`class`关键字来定义一个包含随机变量和约束条件的类。然后,可以使用`constraint`关键字来定义变量之间的约束关系。 下面是一个简单的SystemVerilog随机化示例: ```systemverilog class my_packet; rand bit [7:0] opcode; rand bit [15:0] address; constraint valid_address { address >= 0; address <= 65535; } constraint valid_opcode { opcode != 0; } function new(); opcode = 0; address = 0; endfunction function void randomize(); super.randomize(); endfunction endclass module testbench; initial begin my_packet pkt; pkt.randomize(); $display("Random opcode: %0h", pkt.opcode); $display("Random address: %0h", pkt.address); end endmodule ``` 在上面的示例中,我们定义了一个名为`my_packet`的类,其中包含了一个随机的`opcode`和`address`。我们使用`constraint`来确保`address`在有效范围内,并且`opcode`不能为0。 在`testbench`模块中,我们创建了一个`my_packet`对象并对其进行随机化。然后,我们使用`$display`语句来显示生成的随机值。 这只是一个简单的示例,SystemVerilog随机化功能还有很多其他特性和用法,例如使用分布式约束、约束函数等。希望这个简单的示例能给你提供一个入门点!

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