PIPE Interface解析之PIPE介绍

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分类专栏： PIPE Interface 文章标签： 硬件工程 信息与通信
于 2023-09-17 09:45:32 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_45176819/article/details/132919198
版权
PIPE Interface；PIPE5.2简介；PCIe PHY Layer；
摘要由CSDN通过智能技术生成

PIPE Interface（PIPE5.2）

简介

PIPE SPEC提供了一些MAC通过PIPE interface去控制PHY的一些信息，比如PCIe的链路训练状态机（LTSSM）和链路状态等信息。PIPE SPEC的出发点是促进PCIe设备、SATA设备、USB设备和Converged IO设备的发展。PCIe的PHY Layer的分层图如下所示：
在这里插入图片描述
从上图可知：
在MAC层，这里主要有LTSSM的实现，Lane-Lane的对齐，加扰和解加扰，如果此时是SerDes PIPE模式，8b/10b或者128b/130b编码以及Elastic Buffer也在MAC实现；在PCS层，这层主要是实现终端检测和功耗管理相关的内容，如果此时是Original PIPE模式，8b/10b或者128b/130b编码以及Elastic Buffer是在PCS层实现的；在PMA层，这里主要是实现模拟Buffer和SerDes电路。

PCIe PHY Layer

PCIe PHY是用于处理PCIe协议和信号的最低层次，具体包括的特性如模拟缓存，终端检测，数据的串行化和解串，8b/10b编码（Gen1/2），128b/130b编码（Gen3/4/5）和（弹性缓存）elastic buffer。这个层次的主要

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专栏目录
PIPE接口协议解析
04-26
The PHY Interface for the PCI Express, SATA, and USB SuperSpeed Architectures (PIPE) is intended to enable the development of functionally equivalent PCI Express, SATA and USB SuperSpeed PHY's. Such PHY's can be delivered as discrete IC's or as macrocells for inclusion in ASIC designs. The specification defines a set of PHY functions which must be incorporated in a PIPE compliant PHY, and it defines a standard interface between such a PHY and a Media Access Layer (MAC) & Link Layer ASIC. It is not the intent of this specification to define the internal architecture or design of a compliant PHY chip or macrocell. The PIPE specification is defined to allow various approaches to be used. Where possible the PIPE specification references the PCI Express base specification, SATA 3.0 Specification or USB 3.10 Specification rather than repeating its content. In case of conflicts, the PCI-Express Base Specification, SATA 3.0 specification and USB 3.10 Specification shall supersede the PIPE spec.
pipe接口协议
12-16
该文档为最新5.1的PIPE接口协议，讲述PCS与MAC层之间的数据通信 。
PIPE接口基本描述
muyiwushui的博客
01-04 4609
PIPE接口
PIPE学习记录
sinat_38294441的博客
07-13 474
PIPE 学习，对比Original PIPE and Serdes PIPE
【转载】PCIe扫盲——PCI Express物理层接口（PIPE）
u012923751的博客
04-11 5647
PCIe扫盲——PCI Express物理层接口（PIPE） 连载目录篇：http://blog.chinaaet.com/justlxy/p/5100057779 PCIe物理层接口（Physical Interface for PCI Express，PIPE）定义了物理层中的，媒介层（Media Access Layer，MAC）和物理编码子层（Physical Coding Su...
USB3.0 PIPE接口
ARM-Linux
11-04 1743
usb3.0 piep接口介绍
PIPE Interface解析之PIPE SerDes/Original架构
weixin_45176819的博客
09-23 948
PIPI Interface；SerDes架构；Original架构；PHY Tx结构；PHY Rx结构；
PIPE Interface解析之Clocking & Reset
weixin_45176819的博客
09-18 430
PIPE Interface；Clocking；Reset；时钟结构；
rpc_pipe.rar_V2
09-21
1. RPC协议的解析和构建，包括请求和响应的格式化。 2. 管道（pipe）的创建、读写操作，这是用户空间与内核空间通信的基础。 3. rpcauth gss的实现，包括GSSAPI的调用和安全上下文的管理。 4. 错误处理和调试信息，...
wcf全面解析上册
01-11
契约通过接口（Interface）定义，可以使用`[ServiceContract]`和`[OperationContract]`特性标记。 ### 3. 数据契约 数据契约定义了在服务之间交换的数据结构。使用`[DataContract]`特性标记类，`[DataMember]`特性...
bucatini:FPGA SerDes展示PIPE PHY接口的巧妙的nMigen包装器
04-16
Bucatini：用于FPGA SerDes的软PIPE PHY Bucatini是一个Noodally网关软件层，能够将FPGA SerDes转换为PIPE PHY，从而使您无需昂贵的分立PHY即可使用现有的PCI-e或USB3网关软件。 就像其同名产品一样，Bucatini被设计为柔软，柔软的PIPE，具有令人愉悦的口感。 地位 布卡蒂尼（Bucatini）目前正处于早期开发阶段，因此仅部分存在。 一旦有更多具体信息可用，本文档将进行更新。
linux C interface
01-09
Linux支持多种进程间通信方式，如管道（`pipe()`）、有名管道（`mkfifo()`）、消息队列（`msg*`函数）、共享内存（`shm*`函数）、信号量（`sem*`函数）以及套接字。 6. 文件系统： `mkdir()`和`rmdir()`创建和...
FrameWork源码解析1
08-03
【标题】: "深入理解Android Binder机制：前置知识解析" 【描述】: "本文将带你探索Binder成为Android系统核心组件的基石，分析学习Binder前必须掌握的Linux IPC基础概念，帮助你迈向高级工程师之路。" 【标签】: ...
PCIe扫盲——PCI Express物理层接口（PIPE）
justlxy的博客
05-18 3920
PCIe物理层接口（Physical Interface for PCI Express，PIPE）定义了物理层中的，媒介层（Media Access Layer，MAC）和物理编码子层（Physical Coding Sub-layer，PCS）之间的统一接口，旨在为提供一种统一的行业标准。如下图所示： 其中MAC和PCS都属于PCIe中的物理层逻辑子层部分，而PMA（Physical Media Attachment Layer）则属于物理层电气子层。需要注意的是，PIPE规范是由Intel提出的
PIPE接口
zgg12345654321的博客
09-20 333
注：Order Set Block：有序集，用于保证数据传输顺序的特殊显式报文 分为（1）训练有序集，如ts1、ts2，必须连续传输，只能被SKP打断或在≥2.5GT/s时可被EIEOS中断 （2）备用协议协商：可用于跳过均衡 （3）EIOS。多lane时，所有lane必须同时传输相同的有序集类型（即，同步标头必须一致，当有序集内容不要求一致）参考：[1]Inter PIPE接口含义。
PCIE常用缩写及含义【持续更新】
m0_61703043的博客
06-17 1915
PCIE常用概念收集
PIPE Interface解析之电源管理
weixin_45176819的博客
09-21 350
PIPE Interface；电源管理；P0；P0s；P1；P2；
Original PIPE and Serdes PIPE
xusong666的博客
01-23 675
original pipe Serdes pipe
第17篇：JTAG UART IP应用＜四＞
最新发布
weixin_47841246的博客
05-31 947
通过JTAG UART发送命令控制开发板外设LED
pipe interface in pcie
01-11
PCIe（Peripheral Component Interconnect Express）中的管道接口是指其中一种数据传输协议，用于在PCIE总线上通过数据的发送和接收。管道接口是PCIe的一种特殊模式，它允许主机和外设之间通过专用通道进行高速数据传输。这种专用通道可以提供更高的带宽和更低的延迟，通常用于对性能要求较高的应用，如图形处理、网络加速和高性能计算等领域。 管道接口主要分为输入和输出两种类型，分别用于从主机向外设发送数据和从外设向主机发送数据。在传输数据时，管道接口能够利用多个数据通道同时进行传输，以实现更高的数据吞吐量。此外，管道接口还支持数据包的错误检测和重传机制，以保证数据传输的可靠性和稳定性。 在PCIE架构中，管道接口通常通过硬件逻辑和协议控制器来实现。硬件逻辑负责数据的物理传输和处理，而协议控制器则负责管理数据的发送和接收，以及处理与管道接口相关的协议、命令和状态。通过这种方式，管道接口能够为PCIE外设提供高效、可靠的数据传输通道，从而满足不同领域对于数据传输性能的要求。 总之，管道接口在PCIE架构中扮演着重要的角色，它为高性能计算和数据处理应用提供了高带宽、低延迟的数据传输通道，并通过其特定的协议和控制机制，确保了数据传输的可靠性和稳定性。
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