PIPE Interface解析之信号解析（SerDes&Original共有）

已于 2024-01-10 21:42:19 修改
阅读量712 收藏 8
点赞数 2
分类专栏： PIPE Interface 文章标签： 硬件工程 信息与通信
于 2023-10-04 15:32:24 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_45176819/article/details/133358520
版权
本文详细介绍了PIPE接口中数据接口、命令接口和状态接口的PHY输入输出信号，包括TxData、RxData、PHY Mode、SerDesArch等关键信号的作用和应用场景，适用于硬件工程和信息与通信领域的读者。
摘要由CSDN通过智能技术生成

Data Interafce

PHY的input信号

TxData

1 Original架构：
TxData[31:0]/[15:0]/[7:0]分别对应32/16/8bits的interface，低位的symbol先发送出去。
2 SerDes架构:
TxData[79:0]/[39:0]/[19:0]/[9:0]分别对应80/40/20/10bits的interface，在Gen1和Gen2的时候，80/40/20/10bits分别对应8/4/2/1个Symbol，每一个bit都被使用到；在Gen3和Gen4和Gen5的时候，80/40/20/10bits分别对应8/4/2/1个Symbol，每一个Symbol的高2bit不用。

TxDataValid

1指示PHY该数据可以使用，0指示PHY该数据不可以使用。

Rx+，Rx-

PHY的差分输入信号。

PHY的output信号

Tx+，Tx-

PHY的差分输出信号。

RxData

1 Original架构：
RxData[31:0]/[15:0]/[7:0]分别对应32/16/8bits的interface，低位的symbol先接收。
2 SerDes架构:
RxData[79:0]/[39:0]/[19:0]/[9:0]分别对应80/40/20/10bits

最低0.47元/天 解锁文章
芯芯之火，可以燎原
关注
  • 2
    点赞
  • 踩
  • 8
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 2
    评论
专栏目录
PIPE Interface解析之PIPE介绍
weixin_45176819的博客
09-17 1106
PIPE Interface；PIPE5.2简介；PCIe PHY Layer；
PIPE Interface解析之PIPE SerDes/Original架构
weixin_45176819的博客
09-23 948
PIPI Interface；SerDes架构；Original架构；PHY Tx结构；PHY Rx结构；
oracle physical standby配置
03-19
自己在centos linux 上做的 oracle physical standby配置 ，已测试通过
Original PIPE and Serdes PIPE
最新发布
xusong666的博客
01-23 675
original pipe Serdes pipe
PIPE学习记录
sinat_38294441的博客
07-13 474
PIPE 学习，对比Original PIPE and Serdes PIPE
PIPE接口协议解析
04-26
The PHY Interface for the PCI Express, SATA, and USB SuperSpeed Architectures (PIPE) is intended to enable the development of functionally equivalent PCI Express, SATA and USB SuperSpeed PHY's. Such PHY's can be delivered as discrete IC's or as macrocells for inclusion in ASIC designs. The specification defines a set of PHY functions which must be incorporated in a PIPE compliant PHY, and it defines a standard interface between such a PHY and a Media Access Layer (MAC) & Link Layer ASIC. It is not the intent of this specification to define the internal architecture or design of a compliant PHY chip or macrocell. The PIPE specification is defined to allow various approaches to be used. Where possible the PIPE specification references the PCI Express base specification, SATA 3.0 Specification or USB 3.10 Specification rather than repeating its content. In case of conflicts, the PCI-Express Base Specification, SATA 3.0 specification and USB 3.10 Specification shall supersede the PIPE spec.
PIPE 接口信号列表
那么菜的博客
11-06 3433
发送数据相关接口 含义 接收数据接口说明 含义 command 接口信号说明 含义 status 接口信号 含义 外部信号 含义 ...
PIPE接口基本描述
muyiwushui的博客
01-04 4609
PIPE接口
MindShare_PCI Express Technology 3.0_.pdf
06-11
PCIE3.0 绝好的资料，找了好久才找到。 出自MindShare，2012出版， 1057页完整版本，带书签，文字版pdf 可以搜索
IC技术圈推荐书单
OpenFPGA的博客
02-28 529
《IC芯片设计中的静态时序分析实践》作者：J. Bhasker, Rakesh Chadha本书深度介绍了芯片设计中用静态时序分析进行时序验证的基本知识和应用方法，涉及了包括互连线模型、时序计算和串扰等在内的影响纳米级电路设计的时序的重要问题，并详细解释了在不同工艺、环境、互连工艺角和片上变化（OCV）下进行时序检查的方法。详细介绍了层次化块（Block）、全芯片及特殊IO接口的时序验证，并提供了...
基于NRZ信号57.5Gbps速率的SerDes技术诞生
01-20
Credo Semiconductor,SerDes创新领导，宣布业界基于NRZ信号57.5Gbps速率的SerDes技术诞生。尽管NRZ信号调制因其功耗、尺寸及成本上相对其他调制方案的优势而受到青睐，此前它的应用速率还局限在28Gbps。Credo的创新...
高速串行Serdes信号的眼图抖动测试.docx
06-11
高速串行Serdes信号的眼图抖动测试是评估新研发单板上高速数据传输性能的关键环节。Serdes（Serializer/Demerializer）技术被广泛应用于现代通信系统中，它能够高效地转换并传输高速数字信号。随着信号速率的提升，...
基于低压差分信号的SerDes器件简化汽车音频连接
01-13
在恶劣的环境中，将这些远程摄像机与用于实时分析每个图片的集中视频处理器相连接，会产生非常实际的问题，尤其是在各个摄像机可能生成16位或更高的视频信息以及多个控制信号的情况下。很显然，多重平行总线占据了...
Mentor_HyperLynx SI DDR SerDes与通用信号完整-综合文档
05-14
《Mentor HyperLynx SI DDR SerDes与通用信号完整》是一份深入探讨高速数字设计领域的技术文档，主要关注Mentor Graphics公司的HyperLynx SI工具在DDR（Double Data Rate）SerDes（Serializer/Deserializer）信号...
首个基于NRZ信号57.5Gbps速率的SerDes技术诞生
10-19
Nyquist频率是理论上的极限，超过这个频率，信号可能会因混叠而无法正确解析。 Credo的CEO Bill Brennan强调，这项技术的进步将极大地推动系统架构师设计出更强大性能的系统，为50G、100G以及400G平台的发展铺平...
PIPE接口
zgg12345654321的博客
09-20 333
注：Order Set Block：有序集，用于保证数据传输顺序的特殊显式报文 分为（1）训练有序集，如ts1、ts2，必须连续传输，只能被SKP打断或在≥2.5GT/s时可被EIEOS中断 （2）备用协议协商：可用于跳过均衡 （3）EIOS。多lane时，所有lane必须同时传输相同的有序集类型（即，同步标头必须一致，当有序集内容不要求一致）参考：[1]Inter PIPE接口含义。
千兆以太网的物理层
热门推荐
tangtang_yue的博客
03-03 1万+
千兆以太网的物理层分为物理编码子层PCS（Physical Coding Sublayer）、物理介质连接子层PMA（Physical Medium Attachment）和物理介质相关子层PMD（Physical Medium Dependent）三层 其中PCS子层负责8b10b编码，它可以把从GMII口接收到的8位并行的数据转换成10位并行的数据输出。因为10比特的数据能有
PIPE Interface解析之SerDes/Original架构（专有）信号解析
weixin_45176819的博客
09-24 479
PIPE Interface；SerDes架构信号解析；Original架构信号解析；
评论 2
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

芯芯之火，可以燎原

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值