基于virtuoso的环形振荡器仿真全流程（二）

一、环形振荡器的原理图生成与仿真

1.输出电压和频率仿真

在workIC文件夹下新建一个振荡器原理图文件，绘制原理图如下：

本例中的振荡器采用三级DRO（Differential Ring Oscillator）结构

打开ADE L，设置好变量初始值，选择仿真类型，在outputs中添加表达式(VT("/VOUT+") - VT("/VOUT-"))，这里先进行瞬态仿真（30ns）

输出波形：(输出摆幅最大值1.3V)

通过Caculator添加频率表达式来查看波形频率，在ADE L中选择Tools——Caculator，在Caculator下方的panel中选择freq

在Signal中输入表达式(VT("/VOUT+") - VT("/VOUT-"))，表达式可通过Caculator上方的vt辅助输入，点击buffer右上方的齿轮，将生成的频率表达式添加进ADE L的outputs中

勾选freq...，点击绿色按钮，开始仿真，结果如下：

可以看到，振荡稳定后，频率为2.5GHz左右

2.相位噪声仿真（pss和pnoise）

在ADE L中选择Analyses——Choose，选择pss，设置如下，点击run

可看到pss结果为2.54731 GHz.

在ADE L中选择Analyses——Choose，选择pnoise，设置如下，点击run(pss和pnoise仿真需同时进行)

查看pnoise仿真结果，点击Results——Direct Plot——Main Form，设置如下，点击plot

可以看到，在1MHz处，相位噪声为-104dBc/Hz

3.瞬态仿真+参数扫描

勾选相应项

在ADE L中选择Tools——Parametric Analysis，添加扫描变量，设置扫描计划

选择想要扫描的变量，点击run（这里的扫描点不要设太多，不然时间会很长，扫描结果会很多）

可在左边选择想要显示的波形，从图中可以看出，Vctrl的变化会影响输出波形的频率和摆幅

二、反相器的版图绘制及检查

1.版图的绘制 

在反相器原理图界面点击Launch——Layout XL，首次绘制选择create new，弹出版图窗口，点击Connectivities——Generate——All From Source

取消勾选PR Boundary

将所有pin及其label的层改为METAL1 pin，label高度改为0.5

生成版图如图所示，按shift+f 显示所有层

在左边勾选used可筛选已用层，并可筛选想显示的层

点击Connectivity——Incomplete Nets——Show/Hide All 可显示连线

按照原理图排版排版布局，按P连线（连线都在METAL1 drw层），最后版图布局如下：

2.DRC检查

点击Calibre——Run nmDRC，首次进入点cancel，如果这里报错lisence问题，可参考这篇帖子：Cadence Virtuoso IC617中常见的报错和警告的解决方法_error while compiling rules file-CSDN博客

不过我用这里面的方法没有解决，后来我把虚拟机设置中的MAC地址改为了原始license.dat中的地址才解决

选择DRC规则文件

点击run DRC在结果窗口查看报错信息，如果只有密度问题则为通过DRC检查，如果还有其他问题则需检查并调整版图

关闭DRC窗口时，可选择保存DRC设置，以免以后重新设置，建议在工程文件夹专门建立两个文件夹分别用来存放DRC设置和DRC结果，后面的LVS和PEX同理

3.LVS检查

点击Calibre——Run nmLVS，首次进入点cancel，选择LVS规则文件

setup里可调出LVS Option

点击Run LVS，跳出Result界面，查看报错信息，如果出现笑脸则为检查通过

我之前出现过如下连接报错以及软连接报错，版图里死活找不到原因，后来经过大佬提示才知道原理图都画错了（笑死），我之前将两个NMOS的衬底连到另一个NMOS的漏极了，但是普通工艺nmos衬底只能接gnd，如果你有类似报错找不到原因可以去原理图检查一下