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Altera SOPC嵌入式系统设计教程第1章 概述SOPC(System On Programmable Chip，可编程的片上系统）是Altera公司提出来的一种灵活、高效的SOC解决方案。它将处理器、存储器、I/O口、LVDS、CDR等系统设计需要的功能模块集成到一个可编程器件上，构成一个可编程的片上系统。1.1 SOPC及其技术现今，可将SOPC视为是基于FPGA解决方案的SOC。与ASIC的SOC解决方案相比，SOPC系统及其开发技术具有更多的特色，也有多种途径可构成SOPC方案。1.1
2021-05-06 15:19:16
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转载 DDS原理及实现
一、DDS的系统结构DDS是直接数字式频率合成器（Direct Digital Synthesizer），系统结构可分为如下几个部分，其中相位控制字可调整输出正弦波的相位，频率控制字可以调整输出正弦波的频率。DAC把FPGA输出的数字量转换成模拟信号，因为信号中有大量高频信号，再加一级的低通滤波器可以使信号变得更加平滑。...
2021-03-25 21:17:42
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原创 多相滤波器
前导知识：数字正交下变频数字正交下变频系统的任务便是去除接收信号中的中频载波，无损的提取出信号的同相部分和正交部分。数字正交下变频包括三种方式，分别为低通滤波法，插值法和多相滤波法。本文主要介绍低通滤波法，原理图如下所示。图1.2 数字正交下变频如图1.2所示，相干检波的同相和正交输出分别为两条支路相干检波的结果再进行低通滤波就可以得到信号的同相部分和正交部分结果。从而可以进一步组合成复数解析信号，进行后续的进一步处理。I∧(t)=12I(t)I∧(t)=12I(t)Q..
2021-03-19 17:05:27
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原创 信号复数及希尔伯特变换的理解
一般的硬件电路都不支持复数运算，一般的方法是把实部，虚部分别方在不同的存储区域，运算的时候分别按照实虚部运算！对此，复数只是再学习过程中的一个概念，我们可以在做理论（比如在纸上推导公式）的时候使用，到了实际的应用（在硬件电路里编程实现我们前面推导的理论）必须把一个复数换成两个实数，分别按照实数的运算法则运算，只是要时刻记住哪个结果是实部，哪个是虚部。现实中存在的信号都是实信号，但是为了在信号处理中分析方便，就会将信号变为相应的复信号，有利于提取信号的幅值与瞬时频率。信号引入复数是幅值和相位的表示，当计算
2021-03-17 16:22:35
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转载 带通采样定理
为什么要用带通采样定理呢？按理说，奈奎斯特采样定理不是通吃一切吗？话虽如此，奈奎斯特说，只要采样率不小于信号最高频率的2倍，采样后的信号就能能够准确恢复。可事实上，有很多行不通的地方，并不是说理论行不通，而是器件做不到，对于频带信号（带通信号）而言，例如天线发出的信号以及接收的信号，可以说都是频带信号，因为频带信号便于传输，这些信号的频率随着时代的进步，也越来越大，电磁信号向着GHz甚至数十GHz发展，如果再用奈奎斯特采样定理采样，如此之高的采样率ADC恐怕难以做到吧。下面的手稿是带通采样最简单的叙
2021-03-17 10:13:40
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转载 三角函数计算，Cordic 算法入门
三角函数的计算是个复杂的主题，有计算机之前，人们通常通过查找三角函数表来计算任意角度的三角函数的值。这种表格在人们刚刚产生三角函数的概念的时候就已经有了，它们通常是通过从已知值（比如sin(π/2)=1）开始并重复应用半角和和差公式而生成。现在有了计算机，三角函数表便推出了历史的舞台。但是像我这样的喜欢刨根问底的人，不禁要问计算机又是如何计算三角函数值的呢。最容易想到的办法就是利用级数展开，比如泰勒级数来逼近三角函数，只要项数取得足够多就能以任意的精度来逼近函数值。除了泰勒级数逼近之外，还有其他许.
2021-01-28 11:29:31
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转载 CORDIC算法详解（一）- CORDIC 算法之圆周系统之旋转模式（ Rotation Mode )
文章目录CORDIC算法详解（一）- CORDIC 算法之圆周系统之旋转模式（ Rotation Mode ) 1 CORDIC 算法之圆周系统及其数学应用 1.1 圆周系统之旋转模式（ Rotation Mode ) 1.2 思考 1.3 CORDIC算法应用 1.3.1 目标旋转角度的正、 余弦函数值 1.3.1 极坐标系向直角坐标系的转换 1.4 举例 CORDIC 算法之圆周系统及其数学应用结束 网上有很多类似的介绍，但是本文会结合实例进行介绍，尽量以最简单的语言进行解
2021-01-27 11:00:02
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原创 Filter Designer的工具箱使用
1、启动fdatool工具箱在命令行窗口输入fdatool命令或者在APP任务栏找到信号处理与通信分栏下的Filter Designer，点击打开2、参数设置Wstop = 滤波前幅值/滤波后幅值3、导出将滤波系数导出到工作区，参数名为NumTarget将滤波器设计导出为c、hdl、coe等文件...
2021-01-21 11:20:11
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转载 Python的OpenCV霍夫变换圆形检测
circles = cv2.HoughCircles(image, method, dp, minDist[, circles[, param1[, param2[, minRadius[, maxRadius]]]]])参数说明:输出：circles- 找到的圆的输出向量。每个向量被编码为3元素的浮点向量 （x，y，半径）。传递参数：image- 8位，单通道，灰度输入图像。circle_storage - 在C函数中，这是一个将包含找到的圆的输出序列的内存存储。method- 使用检测方法
2021-01-08 08:49:43
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转载 MathType
环境：office2016 mathtype6.9 win10试过网上的方法都不成功，该问题网上的解决方法是： （1）复制mathtype下两个文件到office （2）不成功的话把（1）中32位的文件也复制过去但其实这是官网给出的让word中出现mathtype栏的办法，无法解决我们的问题成功解决方案：卸载mathtype，重新将其安装在默认路径，也就是C盘那个，不要自己乱改路径了！！！...
2020-09-23 21:27:26
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转载 FIR滤波器设计（包括Verilog HDL设计以及MATLAB设计）
FIR滤波器设计滤波器原理：滤波器就是对特定的频率或者特定频率以外的频率进行消除的电路，被广泛用于通信系统和信号处理系统中。从功能角度，数字滤波器对输入离散信号的数字代码进行运算处理，以达到滤除频带外信号的目的。有限冲激响应（FIR）滤波器就是一种常用的数字滤波器，采用对已输入样值的加权和来形成它的输出。其系统函数为：其中表示延时...
2020-09-12 16:44:50
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转载 CMT介绍
CMT模块简介1.在7系列FPGA里，每一个时钟区域对应一个CMT（clock management tile），CMT由1个MMCM（mixed-modeclock manager）和1个PLL（phase-locked loop）组成，如图1所示为其输入/输出连接图。图1：CMT输入/输出连接图MMCM、PLL的功能可以总结为3点：（1）频率综合：将外部输入的固定频率时钟调理成多路可调节频率的时钟。（2）去抖动（百度时钟抖动的含义，这里不具体介绍）。（3）去偏斜（百度..
2020-09-10 11:25:03
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原创 DDR
DDR有三种频率：核心频率：内部电容刷新频率，是内存的真是运行频率；时钟频率：I/O Buffer输入输出缓冲的传输频率等效频率：数据传输频率预取频率：预取1bit：时钟频率等于核心频率，只在上升沿/下降沿输出数据预取2bit：时钟频率等于核心频率，双沿输出数据预取4bit：时钟频率等于2倍核心频率，双沿输出数据预取8bit：时钟频率等于4倍核心频率，双沿输出数据单位：MT/s：指每秒传输多少个数据（Mega-transfer per second）；MB/s：是
2020-09-10 08:42:23
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原创 OSI模型
OSI（Open System Interconnect），即开放式系统互连。 一般都叫OSI参考模型，是ISO组织在1985年研究的网络互连模型。该体系结构标准定义了网络互连的七层框架（物理层、数据链路层、网络层、传输层、会话层、表示层和应用层），即OSI开放系统互连参考模型。每一层的数据格式：...
2020-09-09 17:11:32
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原创 2021华为笔试
DADBBBBD中断向量地址：即存储中断向量的存储单元地址，中断服务例行程序入口地址的地址。中断向量：是指中断服务程序的入口地址C提高共模抑制比，抑制零点漂移DC感觉复数的乘法应该是实数和复数分开计算，共要计算四次乘法B看不懂，乱码？？？BCBBC使晶体管工作在放大状态下的外部条件是：发射结正向偏置且集电结反向偏置CBDPAL（Programmable Array Logic）可编程阵列逻辑，一次性可编程逻辑器件，.
2020-09-08 21:47:14
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原创 2021大华笔试
笔试没有监控，让我误以为是测评。。。1、关于Verilog说法错误的是 Balways模块内部被赋值的信号必须是reggenerate描述的语句不可以被综合reg型定义的信号不一定都被综合成触发器当对不同时钟域之间设置false path，工具忽略对该时钟之间的路径进行分析2、关于综合描述错误的是 D综合就是把抽象设计中的一种表示转换成另一种表示的过程综合就是将电路的高级语言转换成低级的，可与FPGA/CPLD相映射的功能网表文件为实现系统的速度、面积、性能的要求，需要对
2020-09-04 11:12:19
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转载 FIFO深度计算
FIFO深度计算数字IC设计中我们经常会遇到这种场景，工作在不同时钟域的两个模块，它们之间需要进行数据传递，为了避免数据丢失，我们会使用到FIFO。当读数据的速率小于写数据的速率时，我们就不得不将那些还没有被读走的数据缓存下来，那么我们需要开多大的空间去缓存这些数据呢？缓存开大了会浪费资源，开小了会丢失数据，如何去计算最小FIFO深度是我们讨论的重点。数据突发长度(burst length)在讲解如何去计算FIFO深度之前，我们来理解一个术语burst length，如果你已经了解了可以跳过
2020-09-03 21:26:49
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原创 验证、仿真
验证的重要性验证，顾名思义就是通过仿真、时序分析、上板调试等手段检验设计正确性的过程，在FPGA/IC开发流程中，验证主要包括功能验证和时序验证两个部分。为了了解验证的重要性，我们先来回顾一下FPGA开发的整个流程。FPGA开发流程和IC的开发流程相似，主要分为以下几个部分：设计输入，利用HDL输入工具、原理图输入工具或状态机输入工具等把所要设计的电路描述出来； 功能验证，也就是前仿真，利用Modelsim、VCS等仿真工具对设计进行仿真，检验设计的功能是否正确；常用的仿真工具有Mo...
2020-09-03 11:24:20
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原创 某年华为IC笔试
单选1. 可以出现多个用例测试通过后某个测试点才能覆盖的情况。A. 正确B. 错误2. 下边哪些因素不会影响芯片的性能（）A. 工作电压（supply voltage）B. 工艺参数（process）C. 芯片面积（die size）D. 温度（operating temperature）工作电压 芯片供电电压降低后，芯片会变慢，电压升高时，芯片会变快。 温度 温度对数字IC芯片阈值电压Vt是有影响的，温度升高引起Vt下降。阈值电压Vt下降使芯片速度加快，但通常温升导致迁移
2020-09-02 10:31:46
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原创 时序分析
1、静态时序分析与动态时序分析静态时序分析：STA,主要目的是为提高系统工作主频以及增加系统的稳定性。我们用软件在综合和实现之后的timing analysis都是静态时序分析。动态时序分析：DTA，主要目的是在验证器件在实际延时情况下的逻辑功能。通常就是我们所说的仿真。比较：STA不需要输入向量就能穷尽所有的路径，运行速度快，占用内存小。不仅可以对芯片设计进行全面的时序功能检查，还可以利用时序分析的结果来优化设计。DTA的优点是结果精确，并且适用于更多的设计类型；缺点是速度慢，并且可能会遗漏一些.
2020-09-01 17:05:03
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原创 2021上海复旦微电子IC
3、以下哪种总线方式传输的距离最短？BUARTI2CSPIUSBUART：1.如果通讯在9600下TTL传输2米·不过一般写15米,降低波特率可以更远些,这个与电磁环境有关系。主要受限于TTL器件的带负载能力和抗干扰能力的影响。 2.采用平衡传输,如422,485,可达1200米。目前485半双工芯片很多,如75176,STC485,MAX485等都十分不错。I2C：抗高噪声干扰，增加总线驱动器可以使总线电容扩大10倍，传输距离达到15m，所以一般是小于15m。SPI：USB：4、总线
2020-08-27 15:43:50
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原创 2021汇顶IC测试笔试
AC建立时间：决定了触发器之间的组合逻辑的最大延迟保持时间：决定了触发器之间的组合逻辑的最小延迟如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器； 保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器DD多级放大电路的输出电阻为最后一级放大电路的输出电阻。Ri= Ri1多级放大电路的输出电阻为最后一级放大电路的输出电阻。Ro= RonC所以电压为36+48 = 84D要保证测.
2020-08-25 20:31:10
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原创 某笔试1（ZX）
1、下列错误的是 B可编程I/O的1个banl只能设置1个电压可编程I/O的1个bank只能设置一种电平标准可编程I/O能够支持多种电平标准可编程I/O支持三态输出2、关于Slice说法错误的是 DSliceM除具有存储功能外，还包括进位链、多路复用器、查找表LUT和可变长度的移位寄存器Slice中含有多路复用器SliceX不具有存储功能，也没有进位链SliceL具有存储功能，也没有进位链文档为ug3843、FPGA仿真工具不包括 BQuestaSi.
2020-08-25 11:34:05
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转载 华为
1.(判断题)DRAM上电时存储单元的内容是全0，而Flash上电时存储单元的内容是全1。(4分)BA.正确B.错误FLASH可保存 上电后不知道是啥2.(判断题)眼图可以用来分析高速信号的码间干扰、抖动、噪声和衰减。(4分)AA.正确 B.错误3.(判断题)以太网交换机将冲突域限制在每个端口，提高了网络性能。(4分)AA.正确B.错误交换机的每个端口都是一个冲突区域4.(判断题)放大电路的输出信号产生非线性失真是由于电路中晶体管的非线性引起的。...
2020-08-19 21:53:10
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转载 眼图
在对高速串行数字信号进行测试和验证的场合，我们会用示波器测试眼图，从而判别对应信号的质量、设备的稳定度、信道质量，从而判别出哪里出了问题。眼图文章从以下几个问题来讨论：什么是眼图、眼图用在什么场合、反映了波形什么信息，会通过例子具体分析眼图含义。来自维基百科的定义：眼图（英语：eye pattern）是电信系统的一种示波器显示，显示接收器上的数字信号，而以资料速度来触发水平的更新，在许多不同的编码系统下，眼图看来会像几个并排在一起的眼睛，故此得名。眼图会将特定时间内所有可能的变化都重叠在一个屏幕上，
2020-08-19 20:15:28
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原创 2021大疆笔试
单选题1、FPGA是基于查找表结构的可编程逻辑器件FPGA中有两种可调用的存储资源基于SRAM的FPGA器件，每次上电后必须重新进行配置XC7A50T是FPGA芯片5、关于网表仿真，一下哪一项是正确的？BA、网表仿真的速度比RTL仿真的速度更快B、网表仿真不能发现实现约束的问题C、网表仿真可以发现电路设计中的异步问题D、为了保证芯片的正常工作，即使在时间和资源紧张的情况下，也需要将所有RTL仿真用例都进行网表仿真并且确保通过8、以太网MAC IP接收UDP数据包，M.
2020-08-17 22:02:33
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转载 任意切换1-8分频
今天的笔试题是某芸科技的现场笔试题，数字前端的笔试题，要求很简单，就是现场写出代码实现：任意切换1-8分频，且无论奇分频还是偶分频，占空比均为50%，我至今仍然认为，在那种紧张且时间有限的情况下（本科大约预留15分钟），真的能设计出这种可任意切换的分频电路（之前有所准备的话可以），反正我是没写出来，笔试归来，我花了多个小时的时间写了一个且仿真了下。个人认为，这个电路的设计的步骤分为两部分，第一：确定整体架构，包括输入输出：如何任意切换？我写了一个分频模块，其中一个输入为div，你输入1到8，
2020-08-13 11:26:38
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转载 2020届IC企业校招部分笔试题
1 AMD1.1 if A=4’b0011，B=3’b110 and C=4’b1110，then which one is the correct result for expression of {2{~^A}}^(B[1:0]&C[3:2]) ？A. 00B. 01C. 10D. 11~^A = ~(0&0&1&1) = ~0 = 1;{2{~^A}} = {2{1}} = 2’b11;(B[1:0]&C[3:2]) = 2’b10 &am
2020-08-11 15:31:30
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转载 Verilog可综合不可综合语句
verilog可综合和不可综合语句（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，pa.
2020-08-10 21:41:43
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原创 商汤FPGA优化验证
一、如果线网类型变量说明后未赋值，起缺省值是（z）线网数据类型就是表示verilog结构化元件间的物理连线，它的值由驱动元件的值决定，如果没有驱动元件连接到线网，线网的缺省值为z（高阻）。线网的数据类型有tri、wand和wire等。寄存器数据类型表示一个抽象的数据存储单元，它只能在alway语句和initial语句等过程中被赋值，它的缺省值默认为x（未知），寄存器数据类型有integer、real和reg等。二、面积优化：资源共享、寄存器配平、串行化速度优化：流水线设计、寄存器配平、关
2020-08-04 21:43:12
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原创 寒武纪IC2
一、总得来说，FALSE PATH就是我们在进行时序分析时，不希望工具进行分析的那些路径。一般不需要工具时序分析的路径指的是异步的路径，异步路径就是指的不同时钟域的路径。在QuartusII的一个培训文档里面解释了什么时候要用到FALSE PATH：1. 从逻辑上考虑，与电路正常工作不相关的那些路径，比如测试逻辑，静态或准静态逻辑。2. 从时序上考虑，我们在综合时不需要分析的那些路径，比如跨越异步时钟域的路径。二、芯片接口的三态数据总线实现时在芯片顶层把三态数据总线转为单向的两组总线
2020-07-30 10:21:52
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转载 FPGA的差分单端信号的转换原语
具体如何设置差分对在7 Series FPGA & ZYNQ-7000 All Programmable SoC Library Guide for HDL Design（UG768）和7 Series FPGA SelectIO Resource（UG471）文档里面给出了HDL文件进行管脚分配的办法：用OBUFDS原语（Primitive）可以进行单端转差分输出，其实使用该原语就是在FPGA IO Bank使用了一个LVDS发送器。对应的，用IBUFDS原语可以进行差分信号的接收，...
2020-07-29 19:55:01
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原创 寒武纪IC
一、HVT：High Threshold Voltage causes less power consumption and timing to switch is not optimized.It is used in power critical functions.LVT： Low Threshold Voltage causes more power consumption and switching timing is optimized, used in time critical fun...
2020-07-23 22:32:49
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原创 网易模拟电路
1、二极管两种材料二极管比较 材料 开启电压/V 导通电压/V 反向饱和电流/uA 硅（Si） ≈0.5 0.6~0.8 <0.1 锗（Ge） ≈0.1 0.1~0.3 几十 二极管主要参数：最大整流电流If：长期运行时允许通过的最大正向平均电流。最高反向工作的电压Ur：允许外加的最大反向电压。反向电流Ir：未击穿时的反向电流，Ir越小，单向导通性越好。最高工作频率fm：工作的上限截止频率，超过此值时单向导通性变差
2020-07-21 22:20:20
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原创 数字电路篇五
3.2、时序逻辑电路的设计与分析时序电路可分为同步时序电路和异步时序电路两大类。分析时序逻辑电路就是对于一个给定的时序逻辑电路，研究它在一系列输入信号的作用下的输出信号，进而说明它的逻辑功能。只要能写出时序逻辑电路的三个方程组就能画出它的特性表、状态图，最终通过特性表和状态图总结出时序电路的功能。同步时序电路：所有存储单元的状态改变时在统一的时钟脉冲控制下同时发生的。又分为同步复位和异步复位两种复位方式。触发器 异步复位 FDCE 复位后Q输出0 FDPE 复位后Q输出1
2020-07-16 20:18:50
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原创 数字电路篇四
3.2、时序逻辑电路时序逻辑电路如图所示Zi =f（X1，X2，...，Q1，Q2，...）(I = 1，2，...)Wi = g（X1，X2，...，Q1，Q2，...）(I = 1，2，...)Qi(n+1) = g（X1，X2，...，Q1(n)，Q2(n)，...）(I = 1，2，...)由图可知，一个完整的时序电路是由组合逻辑电路和存储电路组成，它在任何时刻的输出，不仅与该时刻的输入信号有关，而且还与该时刻以前的输入信号有关。常用的存储电路有两类，一类是锁存器，另..
2020-07-15 22:10:19
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原创 数字电路篇三
3.2组合逻辑电路的应用常用的组合逻辑电路有编码器、译码器、数据选择器、数值比较器和加法器等，下面介绍一下这些常用电路的工作原理和使用方法。3.2.1、编码器各种遥控器、密码输入都属于编码器，编码器有互斥编码器和优先编码器之分。互斥编码器：任何时刻只允许一个输入信号有效，否则将产生错误输出。以8-3互斥编码器为例，所谓8-3编码器就是实现三位二进制代码对八个信号进行编码的电路，对应着8个输入和3个输出。由此写出真值表如图所示，真值表转换成表达式的方法：将输出为1的几个变量相加，如图所示的
2020-07-12 21:47:18
2977
原创 FPGA的inout使用
inout是可以输入也可以输出的引脚，只能由wire型网线驱动。当inout作输入引脚时需要将此引脚置为高阻态z。如fpga和dsp使用xintf通信时，fpga用双口ram将数据缓存，此时A端口是dsp将数据写入FPGA的sram里面，B端口是dsp将数据从sram里面读取，此时代码为：module FpgaToDsp( input clk50m_i, input rst_key,
2020-07-11 15:33:03
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原创 数字电路篇二
3、逻辑电路在数字电路中，根据逻辑功能的不同，将数字电路分成两大类，一类叫做组合逻辑电路，另一类叫做时序逻辑电路。3.1、组合逻辑电路组合逻辑电路如图所示Yi =f（X1，X2，...）(I = 1，2，...)左侧的Xn为输入变量，右侧的Yn为输出变量，任意时刻的Yn的值只与当时的Xn的值有关系，而与之前的Xn的值是没有关系的，这种电路称为组合逻辑电路。3.1.1、组合逻辑电路的分析方法一般的分析方法如图所示如下图所示的组合逻辑电路图先写出逻辑电路P1的逻...
2020-07-08 21:08:16
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