校园招聘即将开始,是时候回顾一下FPGA的编程基础。
1. 同步FIFO的设计
module fifo_module
(
input clk,
input rst_n,
input write_req,
input [7:0]data_in,
input read_req,
output reg [7:0]data_out,
output fifo_full,
output fifo_empty
);
parameter DEEP = 3'd4;
reg [7:0]ram[DEEP:0];
reg [2:0]count;
always@(posedge clk or negedge rst_n)
if(!rst_n)
begin
ram[0]<=8'd0;
ram[1]<=8'd0;
ram[2]<=8'd0;
ram[3]<=8'd0;
ram[4