高级多核 SoC 互连之背景概述

背景概述

新兴应用越来越复杂，需要良好的架构来确保内存和内核之间的任何事务以及同一芯片上不同内核之间的通信有足够的带宽。由于这些和其他因素，2D-NoC 互连不适合未来有望容纳数百个内核的大规模众核 SoC 。更具体地说，2D-NoC 范例的局限性来自于传统 2D-NoC 的大直径。网络的直径是迁移在源-目的地对之间最长可能的最小路径中所经过的跳数。

在 2D-NoC 中，如果给定的数据包经过大量跳数到达其目的地，则通信延迟会很长，因此吞吐量会很低。换句话说，大网络直径对系统中最坏情况下的路由延迟有负面影响。

寻求优化基于 2D-NoC 的架构变得越来越必要，并且已经进行了许多研究以通过各种

方法实现这一目标，例如开发快速路由器 [1-5] 或设计新的高吞吐量和低延迟网络拓扑 [6-8]。这些提议的解决方案之一是将 2D-NoC 架构移植到三维 [9]。在过去几年中，3D-IC 作为解决互连瓶颈的潜在解决方案引起了广泛关注。3D 芯片是多个器件层的堆栈，直接垂直互连穿过它们 [10、11]。

迄今为止，该领域取得的研究表明，3D-ICs可以实现由于在传统的二维布局中增加了第三维，因此封装密度更高；由于减少了平均互连长度，3D-IC可以实现更高的性能。除了这个重要的好处，总布线的减少，可以获得更低的互连功耗 [12, 13]，不要忘记电路对 3D-IC 的噪声更免疫 [9]。这可能会提供一个机会，使用 CMOS 技术继续改进性能，具有更小的外形尺寸、更高的集成密度，并支持混合技术芯片的实现 [14]。正如 Topol [13] 所述，即使在缺乏可扩展性的情况下，3D-IC 也可以提高性能。

3D-NoC 架构响应未来多核和众核 SoC 的扩展需求，利用相邻层之间的短垂直链路可以明显提高系统性能。这种结合有望在总体上开辟 NoC 和 IC 设计的新视野。

设计 3D-NoC时应考虑的重要设计步骤之一是实现高效路由器，因为它是任何NoC 架构的骨干。路由器的性能取决于许多因素和技术，例如流量模式、路由器管道设计和网络拓扑。正如Feihui [15] 所说，在这三个因素中，我们对流量的控制较少模式与拓扑和流水线设计相比较。遵循这一逻辑并假设已经选择了拓扑结构，可以完成的最重要的路由器增强功能之一就是改进流水线设计。通过流水线优化减少流水线延迟，我们不仅减少了每跳延迟，而且整个网络延迟也会减少。另一方面，管道设计与采用的路由算法密切相关。路由是确定迁移在单源节点和单目标节点之间应该采用的路径的过程。路由算法可以分为最小或非最小，这取决于从源到目的地的飞行是否总是使用最小可能路径与否。

最小路由方案更短，需要的硬件也更简单，但允许非最小路由增加了路径多样性并减少了网络拥塞。路由算法也可以是自适应的，其中路由决策是根据网络拥塞状态和其他有关网络链路或相邻节点缓冲区占用的信息做出的，或者是确定性的。

有大量复杂的自适应路由算法。然而，它们需要更多的硬件并且难以实施。这就是3D-NoC 设计采用确定性路由方案的原因。3D -NoC中常用的路由方案之一是维序路由 (DOR) XYZ 算法。XYZ方案简单，易于实现，无死锁和生命锁。但另一方面，它的流水线阶段使用效率不高。这会引入额外的数据包延迟，这会对路由器延迟产生重要影响，并最终影响系统的整体性能。在保持其简单性的同时增强该算法可以通过减少数据包延迟来提高系统性能。

[16-18] 中介绍了一种名为 OASIS-NoC 的 2D-NoC。虽然这种架构比基于共享总线的系统有其优势，但它也有一些局限性，例如高功耗、高成本通信和低吞吐量。

所提出的 3D-OASIS-NoC (3D-ONoC) 基于所谓的 Look-Ahead-XYZ (LA-XYZ) 路由算法 [19]。该算法通过并行化某些阶段改进路由器流水线设计，同时利用传统 XYZ 的简单性。因此，该路由方案旨在增强路由器性能，从而实现低延迟设计。