如何在FPGA中利用Verilog实现任意倍的奇数分频

1.假设我们需要进行一个占空比为1:1的奇数倍分频；

首先我们通过两个计数器来实现；其中一个采用上升沿触发，一个采用下降沿触发；
如以5分频为例；

部分具体代码如下：
reg [2:0] cnt1;
reg [2:0] cnt2;
//上升沿触发
always@（posedge clk）
begin
if(cnt1==3’b100) // 只需要令从cnt1==（n-1)；n为奇数分频；
cnt1<=3‘b000;
if(cnt1==3’b000)
clk_posedge_5<=1；假设初始状态为0；
if(cnt1==3’b010)//只需令cnt1=(n-1/2);
clk_posedge_5<=0;
end
//下降沿触发
always@（negedge clk）
begin
if(cnt2==3’b100) // 只需要令从cnt1==（n-1)；n为奇数分频；
cnt2<=3‘b000;
if(cnt2==3’b000) //永远都是0；
clk_negedge_5<=1；假设初始状态为0；
if(cnt2==3’b010)//只需令cnt1=(n-1/2);
clk_negedge_5<=0;
end

通过上面两个分频，根据或的运算就可以得到5分频；
assign div_5=(clk_posedge_5)|(clk_negedge_5);按位进行或逻辑

通用于任何占空比1:1的奇数倍分频。