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本文探讨了SystemVerilog中的randc关键字如何实现周期性赋值。通过一个小实验，作者试图验证randc的工作机制，但实验结果未达预期。绿皮书指出，randc变量具有周期随机性，所有可能的值遍历完才会重复，但作者对这一概念的理解尚不深入。文章末尾提到修改程序后的预期效果。
systemverilog中经常用randc 去随机化一个变量，究竟randc 如何实现周期性赋值和体现？小实验给大家展示一下
自己做了一个小实验，去验证randc的工作机制，发现：并没有取得实际预期的结果。请大神帮忙解答一下，感谢~~~
绿皮书中，有这样有段描述：
“randc 变量，表示周期随机性，即所有可能的值都被赋过之后随机值才可能重复。注意：周期性是单一变量的周期性，例如有8个元素的randc数组就会有8种不同的周期。”
个人比较菜，没有深刻理解含义。嘿嘿~
修改程序之后，运行，得到预取效果如下：
个人比较菜，没有深刻理解含义。嘿嘿~
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