#Verilog HDL# 跨时钟域电路设计之双锁存器（1）

双锁存器：

实际上为两个触发器。在一个信号进入另一个时钟域之前，用两个锁存器连续锁存两次。

优点：结构简单，易实现，面积消耗小。

缺点：增加两级触发器延时。从快时钟域到慢时钟域，易采样丢失。

适用场景：慢时钟域转到快时钟域。data_delta>clk_slow+2*clk_fast+path_delay,确保所有数据变化均能采集到。

结论：两级触发器已经将MTBF变得足够大，再多触发器影响电路效率。增加寄存器同步的方法为降低亚稳态出现的概率。

verilog代码如下：

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