（一）关于静态时序分析的背景知识

一、基础概念

1.1 什么是静态时序分析
静态时序分析（简称STA）是用来验证数字设计时序的技术之一。

另外一种验证时序的方法是时序仿真，时序仿真可以同时验证功能和时序。

“时序分析”这个术语就是用来指代“静态时序分析“或”时序仿真“这两种方法之一，简单来说，时序分析的目的就是为了解决设计中的各种时序问题。

静态时序分析是基于同步电路设计模型的。主要目的就是为了提高系统工作主频以及增加系统的稳定性。通过静态时序分析，一方面可以增加系统稳定性，减少亚稳态的发生，另一方面通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。

1.2 静态时序分析与时序仿真之间的区别和联系

1.静态时序分析分析的是时序，检查在一定频率下，电路有无时序违例
2.时序仿真检查的是功能，需要在设计的端口添加激励
3.静态时序分析的特点：更快更简单，能不添加激励的情况下检查完所有的时序路径
4.时序仿真的特点：检查电路的功能仿真，比较慢
5.时序分析：先用STA对电路进行时序检查，再进行时序仿真

1.3 在设计的哪个阶段使用STA以及如何使用静态时序分析

        RTL设计阶段：此阶段需要完成电路的功能设计，而且此阶段是行为级网表，无需STA；当逻辑功能设计完成后，综合成门级网表，此时需要使用STA分析时序最差或关键路径，进行设计的逻辑优化（此时更改的都是逻辑单元）并生成时序约束文件（SDC）

1.4 在逻辑级（未进行物理设计的门级），STA可采用哪些模型

1.理想的互连线或者基于线负载模型的互连线

2.带有延迟和抖动估计值的理想时钟

在物理设计阶段，除了上述模型，STA还可采用以下模型：

1.具有近似估计值的全局布线的互连线、具有近似寄生参数提取值的实际布线的互连线、具有可以签收（signoff）精度寄生参数提取值的实际布线的互连线
2.实际的时钟树

3.包括串扰的影响或者不包括串扰的影响

1.5 静态时序分析同样具有局限性，在如下的常见情况下无法使用

1. 对未知态X的处理
2. PLL未正确设置
3. 分析IO接口时序
4. 分析模拟模块和数字模块之间的接口时序
5. 逻辑设计伪路径（false path）

1.6 STA局限性

（1） STA针对的是数字电路，和模拟电路相关的路径无法通过STA验证

（2） 数字电路中产生的不定态在STA不会验证，这个需要通过仿真进行仔细检查确认

（3） 电路中不同状态机之间的同步需求不能通过STA来验证

（4）对时钟生成电路的验证无法通过STA完成

（5） 时序约束中会有例外情况，需要人工处理

                        
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