Verilog与C语言的区别

一些自己的理解和感悟，如有不对的地方，请多多批评指教！

状态机的区别

• Verilog中的状态机代码最终会映射一块硬件电路上，因此只要上电后，会一直运行，一般不会停止。因此当状态机执行完最后一个状态后，一般会跳会到第一个IDLE状态，等待条件合适后继续往后跳转。
• 而软件的状态机如果是为了完成一个功能(如主从机之间的一次数据交互通信等)，所以一般执行完后会直接结束，无需跳转到第一个START状态。该状态机的生命到此完美结束，占用的内存空间也可能会被回收(函数return 返回了执行结果)。如果下次还需要执行该功能，重新调用该状态机即可。