ERROR:Place:713

最新推荐文章于 2023-10-20 03:05:51 发布

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分类专栏： FPGA-debug篇文章标签： fpga map

本文链接：https://blog.csdn.net/qq_41247463/article/details/119945799

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在配置DDR2时遇到布线错误，提示IOB组件和IODELAY组件必须相邻放置。错误源于DCI选项选择，导致设计无法放置。解决方案可能涉及修改物理地址或避免使用DCI。建议在生成DDR2时避免选择DCI，以减少约束限制，确保设计灵活性。

摘要由CSDN通过智能技术生成

ddr2布线报错

Place:713 - IOB component “ddr2_dq<18>” and IODELAY component “U0_ddr_dut/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dq[18].u_iob_dq/u_idelay_dq” must be placed adjacent to each other into the same I/O tile in order to route net “U0_ddr_dut/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dq[18].u_iob_dq/dq_in”. The following issue has been detected:
Some of the logic associated with this structure is locked. This should cause the rest of the logic to be locked.A problem was found at site IODELAY_X0Y62 where we must place IODELAY U0_ddr_dut/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dq[18].u_iob_dq/u_idelay_dq in order to satisfy the relative placement requirements of this logic. IODELAY U0_ddr_dut/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dqs[3].u_iob_dqs/u_iodelay_dq_ce appears to already be placed there which makes this design unplaceable.

Pack:1654 - The timing-driven placement phase encountered an error.

生成ddr的时候选了DCI，在UCF里面只改电平约束就会报这个，心态爆炸，还需要改这里（管脚的物理地址）：
在这里插入图片描述
现在还不清楚它怎么改的，我这里是有别人的例程所以这样搞，我认为源头就是ddr ip生成的时候就别选DCI，无论是data还是什么，两个都别选，DCI有规则限定的，我们的初衷是加上Ip核生成时绑不上的管脚（硬件要求），因此需要灵活一些的约束